FPGA中的时序分析和设计知识讲解
FPGA静态时序分析
FPGA静态时序分析在FPGA设计中，静态时序分析是一个非常重要的步骤，用于评估电路在不同工作条件下的时序要求是否能够满足。
本文将介绍FPGA静态时序分析的概念、步骤、工具以及常见的优化技术，以帮助读者更好地理解和应用静态时序分析。
1.概念静态时序分析是指在FPGA设计中，通过分析电路中各个时序元素（如时钟、延迟等）之间的关系，来确定电路是否能够满足设计要求的一种分析方法。
它能够预测电路在各种工作条件下的最快和最慢工作频率，从而保证电路能够正确运行。
2.步骤静态时序分析通常包括以下几个步骤：（1）设计综合：首先将设计描述（如Verilog或VHDL）综合成门级电路表示，得到与FPGA相关的逻辑网表。
（2）时钟约束设置：设置设计中的时钟频率和时钟边沿等约束条件。
时钟约束对于时序分析非常关键，它告诉工具如何处理时钟信号以及如何计算时钟间的延迟等。
（3）路径分析：对电路中的各个时序路径进行分析，包括从时钟到寄存器的路径（称为注册路径）和从寄存器到输出的路径（称为组合路径）。
路径分析主要用于确定时序路径上的关键路径和最长路径。
（4）时序缺陷检测：对设计中存在的潜在时序缺陷进行检测，例如时序冒险、信号捕获问题等。
时序缺陷可能导致电路不能按照设计要求正确工作，因此在分析过程中需要及时检测和解决这些问题。
（5）时序优化：根据静态时序分析的结果，对电路进行优化，以满足设计要求。
常见的优化技术包括添加额外的时钟约束、优化逻辑电路结构、调整时钟频率等。
3.工具在进行FPGA静态时序分析时，通常使用专门的时序分析工具，如Xilinx的TimeQuest和Altera的TimeQuest等。
这些工具能够自动识别设计中的时序路径和时序要求，并进行全面的时序分析和优化。
4.优化技术静态时序分析的结果可以指导电路的优化，以满足设计要求。
常见的优化技术包括：（1）添加额外的时钟约束：通过设置更严格的时钟约束，可以减小时钟间的延迟、提高时钟频率，并且可以帮助工具更准确地评估时序关系。
FPGA时序分析
FPGA时序分析FPGA (Field-Programmable Gate Array) 是一种可编程逻辑门阵列芯片，它通过配置在其内部的逻辑门和可编程连线实现不同的逻辑功能。
FPGA 在数字电路设计中广泛应用，其灵活性和可重构性使其成为快速原型设计和现场配置电路的理想选择。
然而，FPGA设计和时序分析是一个复杂的过程。
时序分析是验证设计电路的正确性以及保证其能够在时钟信号的驱动下按照预期的时间顺序工作的过程。
下面将重点介绍FPGA时序分析的基本原理和关键概念。
在FPGA设计中，时序分析主要关注以下几个方面：时钟，时钟延迟，组合逻辑路径和寄存器。
1.时钟：时钟信号在FPGA设计中起到重要作用，它用于同步各个电路模块的操作。
时钟的频率和占空比对电路实现的性能和功耗都有很大的影响。
2.时钟延迟：时钟信号在从原始源头传达到特定电路元件的过程中会有一定的延迟。
这个延迟可以由时钟发生器的性能以及时钟信号在FPGA中传输的路径和电路元件的特性决定。
3.组合逻辑路径：组合逻辑路径是指信号从输入到输出经过的一系列逻辑门的路径。
每个逻辑门都会引入一定的延迟，而组合逻辑路径的时序分析主要关注延迟和信号传播的时间约束。
4.寄存器：FPGA中的寄存器用于存储电路的中间结果或暂存数据，它们可以在时钟上升沿或下降沿触发。
寄存器的时序分析包括确定数据到达寄存器的时间以及寄存器中数据对输出的影响。
时序分析主要用于验证和优化FPGA电路设计。
通过分析时钟频率、时钟延迟和电路路径延迟，可以确定电路是否满足设计规范和时间约束。
时序分析还可以帮助设计人员优化电路以达到更好的性能，如降低时钟频率、优化组合逻辑路径、调整寄存器设置等。
在进行 FPGA 时序分析时，通常使用的工具是时序分析器。
时序分析器是一种软件工具，可以输入 FPGA 设计的网络描述、时钟频率、时钟源等信息，利用相关算法和模型计算出电路的时序性能。
常见的时序分析器包括 Xilinx 的 Vivado 和 Altera 的 Quartus。
FPGA设计中常见的时序收敛问题分析
FPGA设计中常见的时序收敛问题分析FPGA设计中常见的时序收敛问题是指在FPGA设计过程中出现的时序约束无法满足的情况。
时序约束是指设计中需要满足的时钟周期、时钟频率、数据传输延迟等时间要求。
时序收敛问题会导致设计无法工作正常，甚至无法通过时序分析和布局布线。
时序收敛问题的主要原因包括时钟频率过高、逻辑路径过长、时钟抖动、布线延迟不稳定等。
下面我们将分析常见的时序收敛问题及解决方法。
首先，时钟频率过高是导致时序收敛问题的常见原因之一。
当时钟频率过高时，逻辑电路需要更短的时间完成计算，容易产生时序违例。
解决方法包括优化逻辑电路、减小时钟分频比、增加集成电路的时钟域等。
其次，逻辑路径过长也会导致时序收敛问题。
逻辑路径过长会增加逻辑延迟，使得数据无法在规定的时间内到达目的地。
解决方法包括优化逻辑电路结构、增加缓冲器减小电路路径、合理分配信号路径等。
时钟抖动也是时序收敛问题的常见原因。
时钟抖动会导致时钟信号的不稳定，使得同步电路无法正常工作。
解决方法包括使用低抖动的时钟源、优化时钟分配网络、提高时钟质量等。
布线延迟不稳定也是导致时序收敛问题的原因之一。
不同的布线路径会导致不同的延迟，使得时序约束无法满足。
解决方法包括合理规划布线路径、优化布线约束、降低布线时钟偏移等。
总的来说，时序收敛问题在FPGA设计中是一个常见且重要的问题。
设计工程师需要综合考虑时钟频率、逻辑路径、时钟抖动和布线延迟等因素，合理设计电路结构，优化时序约束，确保设计能够满足时序要求。
只有充分理解和解决时序收敛问题，才能保证FPGA设计的稳定性和可靠性。
关于FPGA时序以及时序收敛的基本概念详解
关于FPGA时序以及时序收敛的基本概念详解1. FPGA时序的基本概念FPGA器件的需求取决于系统和上下游（upstream and downstrem）设备。
我们的设计需要和其他的devices进行数据的交互，其他的devices 可能是FPGA外部的芯片，可能是FPGA内部的硬核。
对于FPGA design来说，必须要关注在指定要求下，它能否正常工作。
这个正常工作包括同步时序电路的工作频率，以及输入输出设备的时序要求。
在FPGA design内部，都是同步时序电路，各处的延时等都能够估计出来，但是FPGA内部并不知道外部的设备的时序关系。
所以，TIming constraints包括输入路径（Input paths ）寄存器-寄存器路径（Register-to-register paths ）输出路径（Output paths ）例外（Path specific excepTIons ）这正好对应了上图中三个部分，Path specific excepTIons 暂时不提。
Input paths对应的是OFFSET IN约束，即输入数据和时钟之间的相位关系。
针对不同的数据输入方式（系统同步和源同步，SDR和DDR）有不同的分析结果。
Register-to-register paths 对应的是整个FPGA design的工作时钟。
如果只有一个时钟，那么只需要指定输入的频率即可。
如果有多个时钟，这些时钟是通过DCM，MMCM，PLL 生成的，那么显然ISE知道这些时钟之间的频率、相位关系，所以也不需要我们指定。
如果这些不同的时钟是通过不同的引脚输入的，ISE不知道其相位关系，所以指定其中一个为主时钟，需要指定其间的相位关系。
Output paths对应的是OFFSET OUT 约束，和OFFSET IN约束很类似，不过方向相反。
2.输入时序约束The input TIming constraints cover the data path from the external pin or pad of the package of the FPGA device to the internal synchronous element or register that captures that data.输入时序约束控制外部引脚到内部模块的路径。
FPGA设计中的约束时序
FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF 文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。
3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF 文件。
UCF文件是ASC 2码文件，描述了逻辑设计的约束，可以用文本编辑器和Xilinx约束文件编辑器进行编辑。
NCF约束文件的语法和UCF文件相同，二者的区别在于：UCF文件由用户输入，NCF文件由综合工具自动生成，当二者发生冲突时，以UCF文件为准，这是因为UCF的优先级最高。
PCF文件可以分为两个部分：一部分是映射产生的物理约束，另一部分是用户输入的约束，同样用户约束输入的优先级最高。
一般情况下，用户约束都应在UCF文件中完成，不建议直接修改NCF文件和PCF文件。
约束文件的后缀是.ucf，所以一般也被称为UCF文件。
创建约束文件有两种方法，一种是通过新建方式，另一种则是利用过程管理器来完成。
第一种方法：新建一个源文件，在代码类型中选取“Implementation Constrains File”，在“Fi le Name”中输入约束文件的名称。
单击“Next”按键进入模块选择对话框，选择要约束的模块，然后单击“Next”进入下一页，再单击“Finish”按键完成约束文件的创建。
第二种方法：在工程管理区中，将“Source for”设置为“Synthesis/Implementation”。
“Constrains Editor”是一个专用的约束文件编辑器，双击过程管理区中“User Constrains”下的“Create Timing Constrains”就可以打开“Constrains Editor”。
需要注意的是，UCF文件是大小敏感的，端口名称必须和源代码中的名字一致，且端口名字不能和关键字一样。
FPGA-静态时序分析(STA)
第8页，共83页。
Launch/latch
第9页，共83页。
数据到达时间
第10页，共83页。
数据到达时间
数据到达目的寄存器D处的时间 数据到达时间=launch edge+Tclk1 +
Tco +Tdata
第45页，共83页。
时钟约束
PLL两个输入时钟
#create a 10ns clock for clock port clk0 create_clock -period 10.000 -name clk0 [get_ports {clk0}] #create a 20ns clock for clock port clk1 create_clock -period 20.000 -name clk1 [get_ports {clk1}] #automatically create clocks for the PLL output clocks derive_pll_clocks
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时钟到达时间
第12页，共83页。
时钟到达时间
时钟到达目的寄存器的时钟输入端的时 间；
时钟到达时间=latch edge +tclk2
第13页，共83页。
数据需求时间
数据需求时间—setup和hold 为了使数据能在目的寄存器处被锁存，
需要使数据在某个时间之前或者之后到 达
数据/时钟到达时间
数据需求时间 建立/保持的slack分析
Recovery/removal
Timing modes
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建立/保持关系
FPGA时序分析时序约束知识
FPGA时序分析时序约束知识一、FPGA时序分析的基本概念1.时序分析的定义时序分析是指通过计算和模拟来评估数字电路在不同条件下的时序要求是否能够满足。
它主要包括时钟周期、时钟偏移、时钟抖动、信号传输延迟等方面的考虑。
2.时序要求时序要求是指数字电路在设计中必须满足的时序条件。
常见的时序要求包括时钟频率、最小信号保持时间、最小信号恢复时间等。
3.时序路径时序路径是指数字电路中信号从输入到输出所经过的所有逻辑门和寄存器。
4.时序违规时序违规是指数字电路在设计中无法满足时序要求的情况。
时序违规可能导致电路功能失效，甚至硬件故障。
二、FPGA时序分析的关键步骤1.时序约束的设置时序约束是在FPGA设计中非常重要的一部分，它用于定义时钟频率、时钟边沿以及其他关键参数。
时序约束通常以SDC（Synopsys Design Constraints）的格式提供。
时序约束的设置需要综合考虑到电路的功能需求、时钟分频、时钟域划分以及时钟边沿和信号的传输延迟等各种因素。
时序约束应该准确地描述信号的起始时间、到达时间和关系，以确保设计满足时序要求。
2.时序路径分析时序路径分析是指通过分析不同信号路径的延迟和时间关系来评估设计是否满足时序要求。
时序路径分析可以通过静态分析和动态仿真两种方式进行。
静态分析主要是利用逻辑综合工具对电路的时序路径进行分析和计算。
动态仿真则是通过对电路进行时钟驱动的行为级仿真来评估时序路径。
两种方法都可以获得电路的路径延迟和时间关系，以判断设计是否满足时序要求。
3.时序修复当时序分析发现设计存在时序违规时，需要进行时序修复来解决问题。
时序修复主要包括时钟域划分、时钟频率调整、逻辑重构等方法。
时钟域划分是指将设计划分为不同的时钟域，确保时钟边沿的一致性。
时钟频率调整是通过逻辑优化和时序约束调整来改善设计的时序性能。
逻辑重构则是通过改变电路的结构和时序路径，以使设计满足时序要求。
三、时序约束的知识1.时钟频率设置时钟频率设置是指设置时钟的工作频率，以控制电路的运行速度和性能。
FPGA_时序约束和分析
FPGA_时序约束和分析FPGA时序约束和分析是指在FPGA设计中，对时序关键路径进行约束以满足设计要求，并通过时序分析验证设计的时序正确性。
时序关键路径是指在时钟周期内所经过的最长的路径，也是影响设计稳定性和工作频率的最重要因素。
时序约束的目的是为了确保设计在给定的时钟频率下能够正常工作。
通过对设计中的时序关键路径进行约束，可以指导综合和布局布线工具生成满足时序要求的设计。
常见的时序约束包括时钟频率、时钟信号和数据信号的时钟偏移、时钟与数据的延迟等。
在进行时序分析之前，需要进行综合和布局布线操作。
综合是将RTL （Register Transfer Level）级别的设计代码转换为门级电路实现的过程，其中包括对代码进行语法检查、逻辑优化和功能映射等操作。
布局布线是指将综合结果进行物理实现的过程，其中包括对门电路进行布局和连线的操作。
时序分析是指通过对设计进行时钟域划分和时序路径的分析，来验证设计是否满足时序要求。
时钟域划分是将设计中的电路元件（即时钟域）划分为不同的时钟域，并通过域间缓存或时钟同步电路解决时钟跨域问题。
时序路径分析是指对设计中的时序关键路径进行定位和分析，包括时钟路径、数据路径和控制路径等。
在进行时序分析时，通常会使用静态时序分析工具对设计进行检查。
静态时序分析工具可以对设计进行计时模拟和约束检查，验证设计是否能够满足时序要求。
常见的静态时序分析工具有Synopsys PrimeTime、Cadence Encounter Timing System等。
1.时钟频率：时钟频率是指设计中所使用的时钟信号的速度。
时钟频率越高，设计的工作速度越快。
时钟频率的选择应该根据设计需求和硬件资源进行权衡，并通过时序分析验证是否能够满足设计要求。
2.时钟偏移：时钟偏移是指时钟信号和数据信号之间的时间差。
时钟偏移应该保持在一定范围内，以确保数据在时钟边沿稳定传输。
时钟偏移的约束可以通过对时钟和数据路径设置合适的延迟来实现。
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时序分析（发射沿 & 锁存沿）
REG1
SET
DQ
组合逻辑
REG2
SET
DQ
CLK
发射沿
CLK DATA
CLR
Data Valid
CLR
锁存沿
发射沿: 锁存沿:
“源寄存器”的输入端锁存信号的时钟沿 “目的寄存器”的输入端锁存信号的时钟沿。
通常发射沿到锁存沿的路径是时序分析工具分析的路径，在有时钟 频率约束的情况下，分析和布线工具会保证发射沿到锁存沿小于一 个时钟周期(多周期路径除外)。
在锁存沿到来之前，实际数据稳定的时间超出能正确采样的的余量。
保持时间余量大于0是采样稳定的必要条件。
Tclk1
REG1
PRE
DQ
CLR
组合 逻辑
Tdata
REG2
PRE
DQ
CLR
TCO
Tclk2 Th
CLK REG1.CLK
REG1.Q
REG2.D
REG2.CLK
锁存沿
Tclk1
Data Valid Data Valid
OSC
Data required path
ASSP
reg1
PRE
DQ
CLR
FPGA/CPLD
reg2
PRE
DQ
CLR
Data arrival path
用同步信号控制异步接口（芯片间）
FPGA/CPLD
Data required path
reg2
PRE
DQ
CLR
reg1
PRE
DQ
CLR
Data arrival path
Tclk2
数据采样路径
OSC
时序分析（IO接口分析）
接口时序分析必须考虑外部接口芯片的时序特性 接口时序分析包括外部走线的延时特性
时序优化（软件优化选项）
Quartus：
ISE:
时序优化（软件优化选项）
Quartus：
ISE:
时序优化（软件优化的作用）
发射沿
Tclk1
REG1
PRE
DQ
CLR
TCO
组合 逻辑
Tdata
REG2
PRE
DQ
CLR
Tclk2 Tsu
锁存沿
CLK REG1.CLK
REG1.Q
REG2.D
REG2.CLK
Tclk1
Tco
Data Valid
Tdata
Setup Slack
Data Valid
Tclk2
Tsu
时序分析（保持时间余量）
时序基础
数字域上的采样（最简模型）
物理模型
DQ
C
时序模型
时序基础
数字域上的采样（内部模型）
物理模型
时序模型
时序基础
数字域上的采样（接口模型）
物理模型
时序模型
时序基础
数字域上的采样（全模型）
FPGA中的时序包括两大部分： 1,接口的时序。 2,内部的时序。
PRE
IN
D
Q
CLK
CLR
CLR
时序分析（时钟延时）
从时钟输入引脚到采样寄存器时钟引脚的延时
REG1
PRE
DQ
组合 逻辑
CLR
REG2
PRE
DQ
CLR
Tclk2
锁存沿
CLK
Tclk2
REG2.CLK
时钟延时时间 = Tclk2
时序分析（时钟歪斜/抖动）
从时钟输1
PRE
DQ
组合 逻辑
组合逻辑延时
PRE
D
Q
CLR
OUT
时序分析（模型）
异步路径
PRE
D
Q
数据路径
PRE
D
Q
CLR
时钟路径
CLR
异步路径
三种路径: 1. 时钟路径 2. 数据路径 3. 异步路径*
两种分析: 1. 同步路径 2. 异步路径*
*在本例中异步路径是指控制寄存器异步信号的路径
– 时钟 & 数据路径 – 时钟 & 异步信号
FPGA中的时序分析和设计
本课程涉及的内容
• 时序基础 • 时序分析 • 时序优化 • 时序约束 • 同步设计 • 跨时钟域 • 设计案例
时序基础
时序分析和设计是为了回答以下问题： • 为什么同一个FPGA烧写程序在同一个板卡上时好时坏？ • 为什么同一个FPGA烧写程序在不同批板卡上表现不一？ • 设计是否已经稳定？有多大裕量？怎样更稳定？ • 设计是否可以跑得更快，怎样跑得更快？ • 怎样对设计进行完整有效的约束，怎样确定约束是否完整和合理？ • 为什么要进行同步设计，怎样进行同步设计？ • 怎样进行跨时钟域的设计？
Tclk2
Tco
Tdata
Th
Hold Slack
时序分析（恢复/移除时间）
CLK ASYNC
SET
D
Q
CLR
CLK ASYNC
Trec Trem
Valid
恢复时间:
在时钟沿到来之前，数据已经稳定的最短时间。
移除时间:
在时钟沿到来之后，数据保持稳定的最短时间。
跟同步信号的建立时间和保持时间是类似的概念。
CLR
CLK REG2.CLK
REG2.CLK
时钟歪斜
REG2
PRE
DQ
CLR
Tclk2
时钟歪斜/抖动通常都是PS级，在常用S6.C3.V5芯片中甚至是100PS级，在 分析时序时加一定的裕量就可以不考虑
时序分析（建立时间余量）
在锁存沿到来之前，实际数据稳定的时间超出能正确采样的Tsu的余量。 建立时间余量大于0是采样稳定的必要条件。
时序分析（建立时间 & 保持时间）
数据 时钟
PRE
D
Q
CLR
CLK DATA
Tsu Th
采样窗
建立时间: 保持时间:
时钟沿到来之前，数据必须稳定的最短时间。 时钟沿到来之后，数据必须稳定的最短时间。
建立时间和（或）保持时间不满足是采样出错的根本原因。
时钟边沿前后，数据均需有个稳定期，以确保准确采样
时序分析（数据延时时间）
从发射沿到数据到达目的寄存器输入端的时间
Tclk1
REG1
PRE
DQ
CLR
组合 逻辑
Tdata
TCO
发射沿
REG2
PRE
DQ
CLR
CLK REG1.CLK
REG1.Q
REG2.D
Tclk1 Tco
Tdata
Data Valid Data Valid
数据延时时间= Tclk1 + Tco +Tdata
时序分析（异步和同步）
• 尽量用同步设计。 • 异步信号一般只在没有时钟的情况下需要复位/置位操作时使用。 • 同步等于所有的动作在时钟这个口令员的口令下同时动作，整齐划一，稳定性可靠。 • 异步等于各信号各自为政，需要设计者搞清他们的关系，把他们都控制和安排好。 • 异步设计不是不可以，但是增大了设计者的工作量，增加了设计的复杂度。
用同步信号控制异步接口（芯片内）
时序分析（IO接口分析）
接口时序分析必须考虑外部接口芯片的时序特性 接口时序分析包括外部走线的延时特性
FPGA/CPLD reg1
PRE
DQ
CLR
TCO
Tclk1
数据延时路径
数据到达路径
FPGA/CPLD
Tdata CL*
reg2
PRE
DQ
CLR
Tsu/Th