静态时序分析(Static Timing Analysis)基础及应用
静态时序分析原理解读及实例应用
静态时序分析原理解读及实例应用摘要：静态时序分析（Static Timing Analysis）是FPGA（现场可编程逻辑器件）分析电路时序的最坏情况，验证此时的电路性能是否满足用户的时序要求。
静态时序分析的目的是提高系统工作主频及增加系统的稳定性。
关键词：静态时序分析；FPGA；关键路径引言静态时序分析是基于电路的拓扑结构，计算逻辑单元延时和互联延时，提取出整个电路的所有时序路径，找出延时最大的关键路径，确定电路工作时所能达到的最大频率，并检查建立时间和保持时间余量，其目的是检查FPGA 芯片中设计电路的延时和速度等性能指标，分析电路时序的最坏情况，验证此时的电路性能是否满足用户的时序要求。
相比较于动态时序仿真具备更加高效和完备的特点。
目前比较流行的静态时序分析工具有Prime Time，TimeQuest Timing Analyzer、Vivado系列等工具。
1时序中的基本概念1.1时钟周期和最高频率时序路径分为输入端口到内部寄存器路径，内部寄存器到寄存器路径，内部寄存器到输出端口路径，FPGA内部时序分析的对象为“寄存器—寄存器”路径，时序逻辑设计都是基于时钟沿的。
在Quar tusⅡ下的时序分析器TimeQuest的时序报告中有启动沿和锁存沿的概念，它们是针对时钟而言的。
启动沿（launch edge）：前级寄存器发送数据时对应的时钟沿，是时序分析的起点。
锁存沿（latch edge）：后级寄存器捕获数据时对应的时钟沿，是时序分析的终点。
锁存沿一般默认与启动沿相差一个时钟周期。
时钟周期的概念是FPGA 中时序定义的基础，根据图1计算时钟最小周期。
图1时钟周期的计算时钟最小时钟周期计算式为：T clk= τco+ τdata_dalay+ τsu−τclk_skew（式1）其中τclkskew= τclk1−τclk2（式2）式1中，T clk是时钟的最小周期。
τco是寄存器固有的时钟到输出延迟，是寄存器的固有属性，指的是寄存器相应时钟沿有效，将数据送到输出端口的内部延时参数，典型值一般小于1ns。
静态时序分析基础及应用1(下)
前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。
此一趋势使得如何确保IC品质成為今日所有设计从业人员不得不面临之重大课题。
静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者指定的时序下正常工作，对确保IC品质之课题，提供一个不错的解决方案。
在「静态时序分析（Static Timing Analysis）基础及应用（上）」一文中笔者以简单叙述及图例说明的方式，对STA的基础概念做了详尽的说明。
接下来，就让我们藉由实际设计范例来瞭解STA在设计流程的应用。
设计范例说明设计范例为一个32bit x 32bit的Pipeline乘法器，其架构如图一所示。
Pipeline共分3级，电路之输出输入端皆有暂存器储存运算数值。
图一依据Cell-based设计的方式，首先以硬体描述语言设计图一之电路。
接下来实作此电路，进行合成（Synth esis）及布局与绕线（P&R）。
并在实作的各步骤后进行静态时序分析，确认时序规格是否满足。
实作及验证所用到的软体及设计资料库如下所示：∙合成：Synopsys TM Design Compiler∙布局与绕线：Synopsys TM Astro∙设计资料库：Artisan TM0.18um Cell Library在接下来的文章中，各位将会看到静态时序分析在实作过程中的应用。
藉由实际产生的数据瞭解在不同实做步骤上时序分析的差异。
时序限制（Timing Constraint）要作静态时序分析，首先要有时序限制。
此设计范例的时序限制如下所述。
（→后為设定时序限制之SD C指令）1 时脉规格（Clock Specification）1.1 週期：6ns →create_clock -name "MY_CLOCK" -period 6 -waveform {0 3} [get_ports {clk}]1.2 Source Latency：1ns →set_clock_latency -source 1 [get_clocks {MY_CLOCK}]1.3 Network Latency：1ns →set_clock_latency 1 [get_clocks {MY_CLOCK}]1.4 Skew：0.5ns →set_clock_uncertainty 0.5 [get_clocks {MY_CLOCK}]2 周边状况（Boundary Condition）2.1 输入延迟（Input Delay）：1.2ns →set allin_except_CLK [remove_from_collection [all_inputs] [get_po rts clk] ]set_input_delay $I_DELAY -clock MY_CLOCK $allin_except_CLK2.2 输出延迟（Output Delay）：1.2ns →set_output_delay $O_DELAY -clock MY_CLOCK [all_outputs]2.3 输出负载（Output Loading）：0.5pF →set_load $O_LOAD 0.5 [all_outputs]3 时序例外（Timing Exception）：无合成软体之时序报告当Synopsys Design Compiler将电路合成完毕后，执行下面指令可以產生时序报告：report_timing -path full -delay max -max_paths 10 -input_pins \-nets -transition_time -capacitance > timing_syn.txt时序报告会储存在timing_syn.txt此档案中。
静态时序分析(Static Timing Analysis)
STA Vs Event Simulation
Event Driven Timing simulation STA
Vector Generation Design Coverage Runtime Capacity
Required Vector dependent(limited) coverage Takes several days/weeks of CPU time Can run out of memory for multimillion designs No special features for timing sis
静态时序分析
潘伟涛
主要内容
• • • • • What is STA? Why STA? What STA do? When STA? How to do STA?
STA的概念
静态时序分析简称STA（Static Timing Analysis）,是一种针对大 规模门级电路进行时序验证的有效方法。它只需要根据电路网表 的拓扑，就可以检查电路设计中所有路径的时序特性，测试路径 的覆盖率理论上可以达到100%，从而保证时序验证的完备性； 同时由于不需要测试向量，所以STA验证所需时间远小于门级仿 真时间。
Analysis/Debug features
Design style support
No Restrictions
STA in the ASIC Design Flow
Tech Library HDL Source
Pre-layout STA
Module netlists Constraints STA models Logic synthesis
• The STA tool: Builds netlist in memory Exhaustively traces every possible timing path Computes and propagates delays and skews Determines critical paths Reports timing paths, violations, etc
何谓静态时序分析
何谓静态时序分析（Static Timing Analysis，简称STA）何谓静态时序分析（Static Timing Analysis，简称STA）？它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。
分析的最终结果当然是要求系统时序满足设计者提出的要求。
下面举一个最简单的例子来说明时序分析的基本概念。
假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。
我们的系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图4.1所示的一些可能的布局布线方式。
那么，怎样的布局布线能够达到我们的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、14ns、16ns、17ns、18ns，有两条路径能够满足要求，布局布线就会选择满足要求的两条路径之一。
1.静态时序分析模型因此，有些说法是错误的，不分什么情况就说时序不收敛，其实在不加约束的情况下谈时序约束是没有意义的。
附加约束的基本作用1.提高设计的工作频率对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。
通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。
2.获得正确的时序分析报告几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。
静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。
3.指定FPGA/CPLD引脚位置与电气标准FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行，而不必等FPGA/CPLD引脚位置完全确定，从而节省了系统开发时间。
这样，电路板加工完成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板正确连接。
非常详细的静态时序分析教程
非常详细的静态时序分析教程静态时序分析是电子设计自动化领域中的重要方法之一，用于评估数字电路中的时序性能。
本教程将介绍静态时序分析的基本概念、方法和步骤，并提供一些实例来帮助读者深入了解这个领域。
一、静态时序分析的基本概念在进行静态时序分析之前，我们需要了解一些基本概念：1.时钟边沿：时钟是数字电路中的基本信号之一，它的边沿可以分为上升沿和下降沿。
时序分析通常以时钟的上升沿作为参考边沿进行分析。
2.关键路径：在一个数字电路中，存在多条路径可以连接输入和输出。
关键路径是指在特定时钟频率下，数据从输入到输出的延时最长的路径。
时序分析的目标之一就是找到并优化关键路径，以提高电路的性能。
3.时序约束：时序约束是对数字电路的时序性能要求的规定。
通常由设计者在进行时序分析之前进行设置，用于指导分析工具进行正确的分析和优化。
二、静态时序分析的方法和步骤静态时序分析的主要方法是通过对电路中的时钟域、数据路径和约束条件进行建模和分析，从而判断关键路径和优化方案。
下面是静态时序分析的基本步骤：1. 建立电路模型：首先，需要将数字电路转化为时序分析工具可以理解的模型，通常可以使用硬件描述语言（如Verilog或VHDL）对电路进行描述。
2.设定时序约束：根据设计规范和目标性能要求，制定适当的时序约束，如最大延时、最小脉冲宽度等。
时序约束的制定需要根据具体的电路应用和设计要求进行。
3.进行静态时序分析：使用时序分析工具对电路进行分析，找到关键路径，并计算出关键路径的延时。
关键路径上的最大延时指示了电路的最坏情况性能。
4.优化关键路径：在找到关键路径后，可以通过各种手段进行优化，如增加缓冲器、减少逻辑门延时等。
优化的目标是减小关键路径的延时，以提高整个电路的性能。
5.重新进行时序分析：在优化关键路径之后，需要重新进行时序分析，确保所做的优化在整个电路中得到正确应用，并满足时序约束。
三、实例分析让我们通过一个简单的例子来说明静态时序分析的具体过程。
静态时序分析 STA
/html/EDAjishu/2007/0323/1810.html 前言 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式 兴起。此一趋势使得如何确保 IC 品质成为今日所有设计从业人员不 得不面临之重大课题。静 态时序分析（Static Timing Analysis 简称 STA）经由完整的分析方式判断 IC 是否能够在使用 者的时序环境下正常工作，对确保 IC 品质之课题，提供一个不错的解决方案。然而， 对于许 多 IC 设计者而言， STA 是个既熟悉却又陌生的名词。本文将力求以简单叙述及图例说明的方式， 对 STA 的基础概念及其在 IC 设计流程中的应用做详尽 的介绍。 什么是 STA？ STA 的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违 反设计者给定的时序限制（Timing Constraint）。以分析的方式区分，可分为 Path-Based 及 Block-Based 两种。
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来判断所设计的电路是否符合给定的 Timing Constraint。由于最常用来做静态时序分析验证核 可（ STA Signoff ）的 EDA 软体 PrimeTime?采用 Path-Based 的分析方式， 所以本文将以 Path-Based 的分析方式介绍为主。 再来看看 Block-Based 的分析方式。此时时序资讯（Timing Information）的储存不再是以 路径为单位，而是以电路节点（Node）为单位。由 Timing Constraint 我们仅能得知 A 节点的 AT 为 2，B 节点的 AT 为 5 以及 Y 节点的 RT 为 10。Block-Based 的分析方式会找出每个节点的 AT 和 RT，然后比对这两个数值。当 RT 的值大于 AT 时表示讯号比 Timing Constrain 中要求的 时间还早到达，如此则 Timing 是满足的，反之则不满足。
静态时序分析（statictiminganalysis）
静态时序分析（statictiminganalysis）静态时序分析（static timing analysis，STA）会检测所有可能的路径来查找设计中是否存在时序违规(timing violation)。
但STA只会去分析合适的时序，⽽不去管逻辑操作的正确性。
其实每⼀个设计的⽬的都相同，使⽤Design Compiler和IC Compile来得到最快的速度，最⼩的⾯积和最少的耗能。
根据设计者提供的约束，这些⼯具会在⾯积，速度和耗能上做出权衡。
更深层的来看，STA⼀直都寻找⼀个问题的答案：在所有条件下，当时钟沿到达时，数据会正确地在每个同步device的输⼊端正确显⽰吗？这问题可以⽤下图来表⽰：如图中所⽰，虚线表⽰了时序路径。
两者使⽤了同⼀个时钟驱动，理想情况下FF1的数据变化之后在下个时钟沿能够准确到达FF2。
两者的时序图如下：在FF1的时钟沿到来时，会把FF1的D端的数据送⼊flip-flop。
在经过⼀个clock-to-Q的延时之后，数据会送⼊FF1的Q端。
此过程叫做时序路径的launch event。
信号经过了两个FF之间的组合逻辑之后，到达了组合逻辑的输出，也就是FF2的输⼊端(FF2.D)，这个叫做arrival time。
然⽽数据并不是在时钟沿到达FF2的同时到达，⽽是要⽐时钟沿早到那么⼀点点。
早到的这个时间叫做required time，不同的device的required time不⼀样。
数据装载到FF2的时间点叫做capture event。
device的required time和数据到达的时间(arrival time)两者之差则叫做slack。
图中所⽰，数据⽐时钟早到很多，则slack为正。
如果数据刚好在required time时间点到达，则slack为0，若是数据晚到的话则是负了。
例如required time是launch event之后的1.8ns，⽽arrival time是launch event之后的1.6ns，则slack = 1.8-1.6=0.2ns。
静态时序分析(Static_Timing_Analysis)基础与应用
静态时序分析Static Timing Analysis基础与应用前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。
此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。
静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC品质之课题，提供一个不错的解决方案。
然而，对于许多IC设计者而言，ST A是个既熟悉却又陌生的名词。
本文将力求以简单叙述及图例说明的方式，对S TA的基础概念及其在IC设计流程中的应用做详尽的介绍。
什么是STA？STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。
以分析的方式区分，可分为Path-Based及Block-Based两种。
先来看看Path-Based这种分析方式。
如图一所示，讯号从A点及B点输入，经由4个逻辑闸组成的电路到达输出Y 点。
套用的Timing Model标示在各逻辑闸上，对于所有输入端到输出端都可以找到相对应的延迟时洹６ 褂谜吒 ǖ腡iming Constraint为：1.讯号A到达电路输入端的时间点为2（AT=2，AT为Arrival Time）。
2.讯号B到达电路输入端的时间点为5（AT=5）。
3.讯号必须在时间点10之前到达输出端Y（RT=10，RT为Required Time）。
现在我们针对P1及P2两条路径（Path）来做分析。
P1的起始点为A，讯号到达时间点为2。
经过第1个逻辑闸之后，由于此闸有2单位的延迟时间，所以讯号到达此闸输出的时间点为4（2+2）。
依此类推，讯号经由P1到达输出Y 的时间点为7（2+2+3）。
在和上述第三项Timing Constraint比对之后，我们可以得知对P1这个路径而言，时序（Timing）是满足使用者要求的。
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静态时序分析（Static Timing Analysis）基础及应用
◎陈麒旭
前言
在制程进入深次微米世代之后，芯片（IC）设计的高复杂度及系统单芯片（SOC）设计方式兴起。
此一趋势使得如何确保IC质量成为今日所有设计从业人员不得不面临之重大课题。
静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC质量之课题，提供一个不错的解决方案。
然而，对于许多IC设计者而言，STA是个既熟悉却又陌生的名词。
本文将力求以简单叙述及图例说明的方式，对STA的基础概念及其在IC设计流程中的应用做详尽的介绍。
什么是STA？
STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。
以分析的方式区分，可分为Path-Based及Block-Based两种。
先来看看Path-Based这种分析方式。
如图一所示，信号从A点及B点输入，经由4个逻辑闸组成的电路到达输出Y点。
套用的Timing Model标示在各逻辑闸上，对于所有输入端到输出端都可以找到相对应的延迟时间。
而使用者给定的Timing Constraint为：
1.信号A到达电路输入端的时间点为2（AT=2，AT为Arrival Time）。
2.信号B到达电路输入端的时间点为5（AT=5）。
3.信号必须在时间点10之前到达输出端Y（RT=10，RT为Required Time）。
现在我们针对P1及P2两条路径（Path）来做分析。
P1的起始点为A，信号到达时间点为2。
经过第1个逻辑闸之后，由于此闸有2单位的延迟时间，所以信号到达此闸输出的时间点为4（2+2）。
依此类推，信号经由P1到达输出Y的时间点为7（2+2+3）。
在和上述第三项Timing Constraint比对之后，我们可以得知对P1这个路径而言，时序（Timing）是满足使用者要求的。
按照同样的方式可以得到信号经由路径B到达输出Y的时间点为11（5+1+3+2），照样和上述第三项Timing Constraint比对，我们可以得知对P2这个路径而言，Timing 是不满足使用者要求的。
对图一的设计而言，总共有6个信号路径。
对于采用Path-Based分析方式的STA 软件来说，它会对这6个信号路径作逐一的分析，然后记录下结果。
IC设计者藉由检视其分析报告的方式来判断所设计的电路是否符合给定的Timing Constraint。
由于最常用来做静态时序分析验证核可（STA Signoff）的EDA软件PrimeTime™采用Path-Based的分析方式，所以本文将以Path-Based的分析方式介绍为主。
再来看看Block-Based的分析方式。
此时时序信息（Timing Information）的储存不再是以路径为单位，而是以电路节点（Node）为单位。
由Timing Constraint我们仅能得知A节点的AT为2，B节点的AT为5以及Y节点的RT为10。
Block-Based的分析方式会找出每个节点的AT和RT，然后比对这两个数值。
当RT的值大于AT时表示信号比Timing Constrain中要求的时间还早到达，如此则Timing是满足的，反之则不满足。
STA资料准备
在做STA之前，我们必须对其准备工作有充分的了解。
STA所需的资料如图三所示，以下我们分项说明。
其中Design Data部分，由于Block Model和STA软件相关性太高，我们不在此加以说明，请直接参阅您STA软件的使用手册。
图三
Library Data：
STA所需要的Timing Model就存放在标准组件库（Cell Library）中。
这些必要的时序信息是以Timing Arc的方式呈现在标准组件库中。
Timing Arc定义逻辑闸任两个端点之间的时序关系，其种类有Combinational Timing Arc、Setup Timing Arc、Hold Timing Arc、Edge Timing Arc、Preset and Clear Timing Arc、Recovery Timing Arc、Removal Timing Arc、Three State Enable & Disable Timing Arc、Width Timing Arc。
其中第1、4、5、8项定义时序延迟，其它各项则是定义时序检查。
图四
Combinational Timing Arc是最基本的Timing Arc。
Timing Arc如果不特别宣告的话，就是属于此类。
如图四所示，他定义了从特定输入到特定输出（A到Z）的延迟时间。
Combinational Timing Arc的Sense有三种，分别是inverting（或 negative unate），non-inverting（或 positive unate）以及non-unate。
当Timing Arc相关之特定输出（图四Z）信号变化方向和特定输入（图四A）信号变化方向相反（如输入由0变1，输出由1变0），则此Timing Arc为inverting sense。
反之，输出输入信
号变化方向一致的话，则此Timing Arc为non-inverting sense。
当特定输出无法由特定输入单独决定时，此Timing Arc为non-unate。
图五
图六 图七
图八 图九 图十 图十一 图十二
其它的Timing Arc说明如下。
Setup Timing Arc：定义序向组件（Sequential Cell，如Flip-Flop、Latch等）所需的Setup Time，依据Clock上升或下降分为2类（图五）。
Hold Timing Arc：定义序向组件所需的Hold Time，依据Clock上升或下降分为2类（图六）。
Edge Timing Arc：定义序向组件Clock Active Edge到数据输出的延迟时间，依据Clock上升或下降分为2类（图七）。
Preset and Clear Timing Arc：定义序向组件清除信号（Preset或Clear）发生后，数据被清除的速度，依据清除信号上升或下降及是Preset或Clear分为4类（图八）。
这个Timing Arc通常会被取消掉，因为它会造成信号路径产生回路，这对STA而言是不允许的。
Recovery Timing Arc：定义序向组件Clock Active Edge之前，清除信号不准启动的时间，依据Clock上升或下降分为2类（图九）。
Removal Timing Arc：定义序向组件Clock Active Edge之后，清除信号不准启动的时间，依据Clock上升或下降分为2类（图十）。
Three State Enable & Disable Timing Arc：定义Tri-State组件致能信号（Enable）到输出的延迟时间，依据Enable或Disable分为2类。
（图十一）Width Timing Arc：定义信号需维持稳定的最短时间，依据信号维持在0或1的位准分为2类。
（图十二）
上文列出了标准组件库内时序模型的项目，但对其量化的数据却没有加以说明。
接下来，我们就来看看到底这些时序信息的确实数值是如何定义在标准组件库中的。
以Combinational Timing Arc为例，信号从输入到输出的延迟时间可以描述成以输入的转换时间（Transition Time）和输出的负载为变量的函数。
描述的方式可以是线性的方式，如图十三所示。
也可以将这2个变量当成指针，建立时序表格（Timing Table），让STA软件可以查询出正确的延迟时间。
这种以表格描述的方式会比上述线性描述的方式准确许多，因此现今市面上大部分的标准组件库皆采用产生时序表格的方式来建立Timing Model。