38译码器的逻辑功能仿真
38译码逻辑设计(图形法)
实验一 3—8译码逻辑设计(图形法)姓名：赵佳伟学号：1002100449一、实验目的l、学习并掌握MAX+PLUSⅡ10.0 Altera CPLD软件开发平台。
2、通过一个简单的3—8译码器的设计，掌握图形编程的使用方法。
3、掌握组合逻辑电路的静态测试方法。
二、实验步骤（1）进入windows操作系统，打开MAX+PLUSⅡ10.0。
1、启动File／Project Name菜单，输入设计项目的名字。
点Assign／Device菜单，选择器件(本设计全选用EPM7128) 。
见图2.1.1。
2、启动菜单File／New，选择Graphic Editor File，打开原理图编辑器，进行原理图设计输入。
图2.1.1（2）设计的输入1、编辑环境下放置一个器件①在原理图的空白处双击鼠标左键，出现图2.1.2。
②在光标处输入组件名称或用鼠标点取组件，OK即可。
③如果安放相同组件，只要按住Ctrl键，同时用鼠标拖动该组件④图2.1.3为组件安放结果．图2.1.2图2.1.32、在器件的管脚上添加连线在元件引脚附近，鼠标光标自动由箭头变为十字。
按住鼠标左键拖动，即可画出连线如图2.1.4。
图2.1.43、保存原理图单击保存按钮，对于第一次输入的新原理图，出现类似文件管理器的图框，选择合适的目录和名称保存刚才输入的原理图 2.1.4，原理图的扩展名.GDF，本实验中取名为：EDA.GDF。
（3）原理图编译启动MAX+PLUS II＼COMPILER菜单，按START开始编译，生成.SOF和.POF等文件，以便硬件下载和编程时调用，同时生成.RPT文件，如图2.1.5。
图2.1.5（4）仿真1、创建波形文件：①首先，将设计指定为当前项目。
②创建一个波形文件。
选择菜单MAX+PLUSⅡ＼Waveform Editor，打开仿真工具Waveform Editor，或选择新建一个Waveform Editor文件，将创建一个新的无标题波形文件，如图2.1.6所示：图2.1.6③储存波形文件。
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
3 8译码器
试验一组合逻辑3线-8线译码器设计试验一、试验目的1、了解并初步掌握ModelSim软件的使用；2、了解使用ModelSim进行组合数字电路设计的一般步骤；3、掌握组合逻辑电路的设计方法；4、掌握组合逻辑电路3线-8线译码器的原理；5、掌握门级建模的方法；二、试验原理译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。
因此，译码是编码的反操作。
常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。
二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。
例如，典型的3线-8线译码器功能框图图1-1所示。
输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。
图1-1 3线-8线译码器框图74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。
表1-1是74HC138的逻辑功能表。
当门电路G S的输出为高电平时，可以由逻辑图写出。
图1-2 74HC138逻辑功能图表1-1 74HC138逻辑功能表由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。
74HC138有3个附加的控制端''123,S S S 和。
当''123S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁为高电平。
这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能；三、 预习要求1、数字电子技术基础组合逻辑电路设计一般设计方法；2、74HC138的逻辑功能；3、门级建模的一般方法和基本语句；4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial)；四、 实验步骤(一)、熟悉ModelSim 软件环境 1、建立一个新Project1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3)；注意：必须首先关闭IMPORTANT Information 对话框才能开始其它操作；图1-31-2 [File]/[New]/[Project…]新建一个project，会弹出Create Project对话框(如图1-4)；图1-4⏹Project Name(项目名称)需要填入你所建立的项目的名称；⏹指定项目所在路径；如果所指定的目录不存在，会弹出对话框提示是否建立这个目录；一般选择是；⏹缺省的工作库名；注意：1、路径一般不应包含汉字；2、逻辑应在ModelSim的安装目录下指定；3、缺省的工作库的名称一般不需要改动；2、载入HDL元文件2-1设定好1-2步骤的每项内容后，点击OK，弹出Add items to the Projects对话框；如图1-5所示。
38译码器实现逻辑电路ppt课件
0
X XXX1 1 1 1 1 1 1 1
X
1 XXX1 1 1 1 1 1 1 1
1
0 00011111110
1
0 00111111101
1
0 01011111011
1
0 01111110111
1
0 10011101111
1
0 10111011111
1
0 11010111111
1
0 11101111111
Z1 AC' A'BCAB'C m(3,4,5,6) Z1 m(3,4,5,6) (m3'm4' m5' m6' )'
Z2 BCA'B'C m(1,3,7)
Z2 m(1,3,7) (m1'm3'm7' )'
Z3 A'BAB'C m(2,3,5)
Z3 m(2,3,5) (m2' m3'm5' )'
利用附加控制端进行扩展 例： 用74HC138（3线—8线译码器）
4线—16线译码器
D3=0
Zi' mi'
D3=1
二、二—十进制译码器
将输入BCD码的10个代码译成10个高、低电平的输出信号 BCD码以外的伪码，输出均无低电平信号产生
例：74HC42
Yi'mi' (i0~9)
三、用译码器设计组合逻辑电路
用二极管与门阵 列组成的3线－8 线译码器
逻辑表达式：
用电路进行实现
集成译码器实例：74HC138
附加 控制端
SS3S2S1
Yi' (S mi)'
38译码器quretus II仿真教程
验 3-8 译码 验一、实验目的Quartus II 设计工具支持多种设计输入模型，本次实验使用 Verilog 硬件描述语言在 DE0 开发平台上设计一个基本组合逻辑电路——3-8 译码器。
通过这个实验，读者可以了解使用 Quartus 工具设计硬件的基本流程。
二、实验任务（1）设计一个译码器电路，实现3-8 译码器的逻辑功能。
即，译码器根据输入信号SW[0],SW[1],SW[2]译码输出。
输 入 输 出SW[0] SW[1] SW[2] Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 0 1 0 0 0 0 0 0 01 0 0 0 1 0 0 0 0 0 00 1 0 0 0 1 0 0 0 0 01 1 0 0 0 0 1 0 0 00 0 1 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 00 1 1 0 0 0 0 0 0 1 01 1 1 0 0 0 0 0 0 0 1 注：SW[0],SW[1],SW[2]，0代表低电平，1代表高电平；Y0-Y7,0代表熄灭，1代表亮。
（2）编写测试激励程序模块，用仿真器检测模块设计的正确与否，给出仿真波形。
（3）进行系统编程，并验证设计结果。
（4）写出实验总结报告。
三、实验步骤3.1 建立 Quartus 工程1. 打开 Quartus II 工作环境，如图 2-1 所示。
图 1-1 Quartus II 工作环境界面2. 点击菜单项 File->New Project Wizard 帮助新建工程。
参看图 1-2。
图 1-2 选择 New Project Wizard打开 Wizard 之后，界面如图1-3 所示。
点击 Next，图 1-3 New Project Wizard 界面3. 输入工程工作路径、工程文件名以及顶层实体名。
注意：这里输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实 体名与工程文件名相同，本次实验采用这种命名方法。
38译码器实现逻辑电路
Z 2 BC A' B 'C Z 3 A' B AB 'C Z 4 A' BC ' B 'C ' ABC
' ' ' ' ' Z1 AC ' A' BC AB 'C m(3,4,5,6) Z1 m (3,4,5,6) ( m3 m4 m5 m6 )
附加 控制端
S S3 S2 S1
低电平 输出
Yi' ( S mi )'
74HC138的功能表：
输 入
《数字电子技术基础》第五版
输
出
S1
0 X 1 1 1 1 1 1 1 1
' ' A2 A1 A0 Y ' Y ' Y ' Y ' Y ' Y ' Y ' Y ' S2 S3 7 6 5 4 3 2 1 0
1 1 1 1 1 0 1 1 1 1
1 1 1 1 0 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1
《数字电子技术基础》第五版
• 利用附加控制端进行扩展 例： 用74HC138（3线—8线译码器）
4线—16线译码器
《数字电子技术基础》第五版
D3=0
1. 基本原理 3位二进制译码器给出3变量的全部最小项; 。。。 n位二进制译码器给出n变量的全部最小项; 任意函数 将n位二进制译码输出的最小项组合起来，可获 得任何形式的输入变量不大于n的组合函数
Y ∑ mi
《数字电子技术基础》第五版
2. 举例
三八译码器的结构、原理与设计_毕业论文
题目：三八译码器的结构、原理与设计学院：物理学院专业：电子科学与技术姓名：董少雨指导教师：赵宏亮完成日期：2014年5月20日毕业论文任务书毕业论文题目：三八译码器的结构、原理与设计选题意义、创新性、科学性和可行性论证：如今全球信息化的步伐正在不断加快，数字信号的产生、变换等方面应用的更加广泛。
三八译码器在信号处理方面起着十分重要的作用。
本文主要阐述三八译码器的基本结构和工作原理，并通过对时序逻辑电路设计方法的研究，完成三八译码器的设计。
主要内容：译码器的种类与特点，三八译码器的结构和工作原理，最后完成了三八译码器的设计。
目的要求：1、熟悉三八译码器的发展背景和趋势。
2、掌握各类译码器的工作性能。
3、了解三八译码器的基本结构和工作原理。
4、学会时序逻辑电路的设计方法。
计划进度：2013年12月21日~2014年2月25日，确定毕业论文选题，并搜集资料，查阅相关文献；2014年2月26日~4月10日，写出论文总体大纲，运用软件得到仿真数据；2014年4月11日~4月25日，论文撰写；提交初稿；2014年4月26日~5月19日，修改论文，论文定稿，准备答辩。
指导教师签字：主管院长（系主任）签字：2013年12 月25 日辽宁大学本科毕业论文（设计）指导记录表论文题目三八译码器的结构、原理与设计学生姓名董少雨学号101002103 年级、专业10级电子科学与技术指导教师姓名赵宏亮指导教师职称讲师所在院系物理学院第一次指导（对确定题目、毕业论文（设计）任务书的指导意见）：由于以前对三八译码器有所了解，《三八译码器的结构、原理与设计》题目符合毕业论文设计的要求。
研究三八译码器可以加强对数字集成电路的了解，毕业论文进度安排合理，接下来按照进度写出论文总体大纲。
指导方式：（请选择）面谈√电话电子邮件指导教师签字：2013年12月24日第二次指导（对论文提纲的指导意见）：查阅相关资料，进一步地掌握三八译码器的基本结构和工作原理，三八译码器的设计方法十分合理，要熟悉掌握相关软件的使用并从中得到相关数据。
38译码器Verilog仿真与实现
思考题解答
思考题：Verilog HDL语言设计一个3线8线译码器。
要求：首先定义一个3 输入与门；然后以3 输入与门为基础设计一个3线8线译码器。
解答
步骤一
建立Quartus工程，作业中选择了与Altera公司提供的DE1开发板相对应的FPGA器件型号，如下图：
步骤二
使用V erilog HDL完成硬件设计，设计代码如下：
调试结果如下图所示：
步骤三
引脚分配情况如下图：
步骤四
RTL视图如下所示：
步骤五
构建波形文件，testbench如下图所示：
步骤六
modelsim仿真波形如下图所示：
收获与心得体会
现代电子技术的核心是EDA技术。
它依靠功能强大的电子计算机，在自己的工具软件平台上，对以硬件描述语言（HDL）为系统逻辑描述手段完成设计的文件，自动地完成编辑、化简、分割、综合、优化、仿真，直至下载到可编辑逻辑器件CPDL/FPGA或者专用集成电路ASIC芯片中，实现既定的电子电路设计功能。
该项技术极大地提高了电子电路设计效率，缩短了设计周期，节省了设计成本。
本次思考题运用V erilog HDL的文本输入语言和设计功能，完成V erilog HDL 语言设计的3线-8线译码器设计。
在实现的过程中，通过对Quartus11.0软件的运用，对相关知识有了更深的认识。
相信在以后的不时练习后，我能充分的掌握该软件的使用方法和技巧。
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输入
输出
A
B
C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
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由 74LS138D 译码器真值表可知：按规律改变 ABC 的输入，Y0~Y7 也按照一定规律输 出，且输出端只有一个低电平，其余均为高电平。将字信号发生器三个输出端信号以 “000~111”二进制循环输入到 74LS138D 译码器的输入端 ABC，对比逻辑分析仪显示结果 与 74LS138D 真值表，即可测试 74LS138D 译码器逻辑功能。
三、实验器材
Multisim10 仿真软件及其虚拟仪器库，如 74LS138D、字信号发生器和逻辑分析仪。
四、实验步骤
1. 打开 Multisim10 仿真软件，并按图 1 所示电路将各器件连接。
图 1 仿真电路 1
姓名：衡星
学号：1010152213
2. 按图 2 所示设置“字信号发生器”参数。
2
姓名：衡星
学号：1010152213
成绩：
实验名称：74LS138D 译码器的逻辑功能仿真
一、实验目的
1. 复习 Multisim10 仿真软件的使用及分析方法，并熟练应用。 2. 了解译码器工作原理，并验证其逻辑功能。 3. 掌握仿真软件中虚拟仪器库的使用，如字信号发生器、逻辑分析仪。
二、实验原理
成绩：
图 2 字信号发生器参数设置
3. 运行仿真电路，点击“逻辑分析仪”观察 74LS138D 输出的信号波形。
五、实验结果
运行仿真电路，并将“逻辑分析仪”Clock 显示设置为 10Clocks/Div，“逻辑分析仪” 显示波形与 74LS138D 译码器真值表对应一致。
图 3 逻辑分析仪显示
六、心得体会
通过此次实验仿真，我发现了各个学科的融会贯通，如运用《仪器仪表与电路仿真》所 学软件模拟《电子测量原理》中“逻辑分析仪”的使用，这让我对测控技术与仪器专业有了 更具体的概括认识。同时，我也了解到自己基础知识不够扎实，如第一次设计电路时将“字 信号发生器”的管脚连接错误，这对我敲响了警钟：在今后的学习中需将基本知识内容掌握 扎实，打好下层基础才能进行牢固的上层建设。