第四章第二节D触发器电路、全加器说课讲解

上升沿：rising_edge(clock);
使用函数要注意
下降沿：falling_edge(clock); 打开相关程序包
时钟的描述方法
Clk=1
Clk=1
Clk=0
Clk=0
Clock’EVENT Clock’EVENT Clock’EVENT
Clock’EVENT 为信号的属性函数，有事件 发生为“真”，否则为“假”
end process;
end;
不完整条件语句与时序电路
if(clk'event and clk='1')then
q1<=d; end if;
不完整语句，综合器 如何处理？
此IF语句未利用ELSE指明IF语句不满足条 件时，作何操作(不完整的条件语句)；
引入时序元件保存q1的原值；
上升沿D触发器描述 方法一：使用信号属性函数
Q: OUT STD_LOGIC);
END D_reg;
ARCHITECTURE test OF D_reg IS
BEGIN
PROCESS（CP）
(强0)
‘1’ -- Forcing 1
(强1)
‘Z’ -- High Impedance (高阻态)
‘W’ -- Weak Unknown(弱未知的)
‘L’ -- Weak 0
(弱0)
‘H’ -- Weak 1
(弱1)
‘-’ -- Don‘t care
(忽略)
返回
库、程序包 std_logic、std_logic_vector： 定义在std_logic_1164.all程序包中，而此包由 IEEE定义。
所以，使用到这两种数据类型时，需包含 library ieee; use ieee.std_logic_1164.all;
返回
数据对象
SIGNAL 信号名： 数据类型 [:= 初始值] ； 区别：
数据对象
signal：描述实体内部节点，不定义输入输 出方向，在结构体中作为一个数据的暂存器， 进行赋值。
第四章第二节D触发器电路、全 加器
library ieee;
库、程序包
use ieee.std_logic_1164.all;
entity dff1 is port(clk,d: in std_logic;
实体
q: out std_logic);
end;
architecture bhv of dff1 is
signal q1:std_logic;
begin
process(clk)
begin
结构体
if(clk'event and clk='1')then
q1<=d;
end if;
end process;
q<=q1;
end;
数据类型
STD_LOGIC标准逻辑位数据类型 STD_LOGIC比BIT包含的内容丰富和
PROCESS(CP) BEGIN
CP定义的数据类型有9种 状态，不能完全代表信号
由0跳变到1
IF (CP’EVENT AND CP=‘1’)
THEN Q1<=Q1;
END test;
上升沿D触发器描述
方法二：使用WAIT 语句
LIBRARY IEEE;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY D_reg IS
PORT(D,CP: IN STD_LOGIC;
Q: OUT STD_LOGIC);
END D_reg;
ARCHITECTURE test OF D_reg IS
SIGNAL Q1: STD_LOGIC BEGIN
完整 BIT:’0’、’1’ STD_LOGIC
通常在设计中通常使用std_logic类型
这里我们借D触发器对这类数据类型进行一个 描述，并非时序电路都要用这类数据类型
‘U’ -- Uninitialized (未初始化
的)
‘X’ -- Forcing Unknown (强未知的)
‘0’ -- Forcing 0
上升沿：CP’EVENT AND CP=‘1’ 下升沿：CP’EVENT AND CP=‘0’
architecture bhv of dff2 is
begin process(clk)
时序电路由于这条语句 的存在？
begin
if(clk'event and clk='1')then
q<=d;
end if;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY D_reg IS
PORT(D,CP: IN STD_LOGIC;
Q: OUT STD_LOGIC);
END D_reg;
ARCHITECTURE test OF D_reg IS
BEGIN PROCESS BEGIN
使用wait until 语句后 就不用列出敏感信号
端口：描述实体与外界的接口 返回
上升沿检测表达方式和信号属性
Event信号属性函数
s’Event：如果在当前一个相当小的时间间 隔内，事件发生了，则函数将返回”TURE”、 否则返回”FLASE”
上升沿：clock’event and clock=‘1’;
下降沿：clock’event and clock=‘0’;
使用函数要注意
END PROCESS;
打开相关程序包
END test;
上升沿D触发器描述
方 法 四： 使 用 进 程 的 启 动 特 性
EDA技术及应用
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY D_reg IS
PORT(D,CP: IN STD_LOGIC;
WAIT UNTIL CP=‘1’;
Q<=D; END PROCESS; END test;
等效对时钟信号CP 的一个跳变判断
EDA技术及应用
上升沿D触发器描述
方 法 三 ： 使 用 上 升 沿 检 测 函 数
EDA技术及应用
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY D_reg IS
PORT(D,CP: IN STD_LOGIC;
Q: OUT STD_LOGIC);
END D_reg;
ARCHITECTURE test OF D_reg IS
BEGIN
PROCESS(cp)
BEGIN
IF (rising_edge(cp)) THEN
Q<=D;
END IF;