研究生FPGA实验项目(LED显示及秒表计时器设计)
FPGA实验 计时器和倒计时的系统设计
实验五 计时器和倒计时的系统设计一、实验目的①掌握用Verilog HDL 文本输入法设计计时电路的方法，并通过电路仿真和硬件验证，进一步了解计时器的功能和特性。
②掌握用Verilog HDL 文本输入法设计倒计时电路的方法，并通过电路仿真和硬件验证，进一步了解倒计时电路的功能和特性。
二、实验原理1. 计时器24小时计时器的电路框图如图8.1所示。
图8.1 24 小时计时器的电路框图24小时计时器由2个60进制加计数器和1个24进制加计数器构成，输入CLK 为1Hz(秒)的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生1小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23: 59: 59后，再来一个秒脉冲，产生时的进位输出。
将两个60进制加计数器和一个24进制加计数器的输出送数码管显示，得到计时器的显示结果。
其中，秒脉冲由EDA 实训仪上的20MHz 晶振分频得到。
2. 侧计时器24小时倒计时器的电路框图如图8.2所示。
图8.2 24 小时倒计时器的电路框图24小时倒计时器由2个60进制减计故器和1个24进制减计数器构成，输入CLK 为1Hz(秒)的时钟，经过60进制减计数后产生1分钟的借位时钟信号，再经过60进制减计数后产生1小时的借位时钟信号送给24进制减计数器进行减计数，当减计数到达00: 00: 00后，产生时的借位输出，同时24小时倒计时器停止倒计时，并发出提醒信号。
将两个60进制减计数器和一个24进制减计数器的输出送数码管显示，得到倒计时的显示结果。
其中，秒脉冲由EDA 实训仪上的20MHz 晶振分频得到。
三、实验设备秒脉冲①EDA实训仪1台。
②计算机1台(装有QuartusⅡ软件)。
四、实验内容1. 计时器在QurtusⅡ软件中，按照实验原理中24小时计时器的电路框图，用Verilog HDL编程设计计时器电路，然后进行编辑、编译（综合）、仿真，引脚的锁定，并下载到EDA实训仪中进行验证。
基于FPGA的计时器设计(最终)
本科毕业设计（论文）基于FPGA的计时器的设计学院自动化学院专业电子信息科学与技术年级班别2009级(1)班学号3109001158学生姓名刘健忠指导教师谭北海2013年4月基于F P G A 的计时器设计刘健忠自动化学院摘要随着电子设计自动化技术和可编程逻辑器件的出现和飞速发展，在设计周期得到大大的缩短的同时系统成本也有了大幅度的降低，显然标准逻辑器件的组装已远不能满足这方面的要求。
而Verilog HDL能提供高阶电路描述语言的方式，让复杂的电路可以通过Verilog HDL编辑器的电路合成方式，轻易而且快速的达到设计的规格。
由于Verilog HDL电路描述语言能涵盖的范围相当广，能适用于各种不同阶层的设计工程师的需要，所以Verilog HDL电路设计毫无疑问的成为硬件设计工程师的必备工具。
本系统是用Verilog编写的基于Altera DE2的电话计费器。
该设计采用了现场可编程逻辑器件FPGA设计，并基于硬件描述语言Verilog HDL在Altera公司的Quartus Ⅱ软件上实现仿真。
根据电话局反馈回来的信号，此信号是提前预设的，数码管显示通话类型、用户余额以及通话时长（包括秒数和分钟数）。
根据每种通话类型的计费价格不同，当系统所设置的余额数不够，用户将无法拨通电话，当用户余额小于指定金额时，系统发出警告信号，提醒用户。
当告警时间过长（超过1分钟）时自动切断通话信号。
当用户结束通话，系统清零。
关键词：Verilog ，FPGA，通话信号，计时器AbstractWith the rapid development of electronic design automation technology and programmable logic devices which greatly shorten the design period and reduced the cost of the system at the same time. Apparently, the assembly of standard logic devices can not meet the requirements in this regard. Verilog HDL can provide high-level circuit description language, which allows complex circuit by the Verilog HDL Editor circuit synthesis method as well by meeting the design specification appropriately. Verilog HDL circuit description language covers a very wide range,which can be applied to a variety of different sectors of the needs of design engineers, the circuit design of Verilog HDL without a doubt to become an essential tool for hardware design engineers.The system is based on Altera DE2 written by Verilog phone devices. It is used by Field Programmable Gate Array FPGA based on Verilog HDL hardware description language to design and Altera's Quartus Ⅱin software for emulation. According to the feedback of the telephone office back signal which is actually pre-designed, digital pipe display type, user balance and phone call duration (including the number of seconds or minutes). Depending on the billing price of each call type is different,when a began to balance the set is not enough, the user will not be able to dial the phone, and when the balance is less than the specified money, issuing a warning signal system, reminding to users. When the alarm time is too long (more than 1 minutes), the conversation signal will be automatically cut off . When the user end the call, the system will be reseted.Key words：Verilog ,FPGA,Calling signal,calculagraph目录1绪论 (1)1.1 课题研究的目的 (1)1.2 国内外发展现状 (1)1.3课题的主要技术路线 (2)2FPGA技术及硬件描述语言 (3)2.1 FPGA的介绍 (3)2.1.1可编程逻辑器件发展简史 (3)2.1.2可编程逻辑器件的基本结构 (3)2.1.3可编程逻辑器件分类 (4)2.1.4 Altera Cyclone Ⅱ系列器件介绍 (5)2.1.5 FPGA的开发流程 (5)2.2 FPGA设计方法 (6)2.3 利用硬件描述语言（HDL）的硬件电路设计方法 (7)2.4 Verilog HDL语言的设计流程 (8)2.5 Quartus Ⅱ概述及其设计流程 (11)2.5.1 Quartus Ⅱ概述 (11)2.5.2 Quartus Ⅱ设计流程 (12)3系统总体设计 (14)3.1 计费模块介绍 (14)3.2 预设模块介绍 (15)3.3 时钟分频模块介绍 (15)3.4 分拆模块介绍 (15)3.5 数码管显示模块介绍 (16)3.6 警告模块介绍 (17)3.7 逻辑资源使用情况 (17)4系统的操作与分析 (18)4.1系统功能介绍 (18)4.2 选择通话类型和设置余额 (20)4.3通话开始 (21)4.4通话结束 (22)结论 (23)参考文献 (24)致谢 (25)附录A (26)附录B (27)附录C (31)附录D (32)附录E (33)附录F (35)附录G (36)1绪论1.1课题研究的目的时钟计时器在现在应用场合非常的广泛，近年来，随着科学技术的进步和时代的发展，人们对时钟的功能和精度提出了越来越高的要求，各种时钟的设计也越来越重要。
fpga实训报告
fpga实训报告本报告旨在总结和分享我在FPGA实训课程中的学习和实践经验。
我将介绍我在实训过程中所遇到的挑战、学到的知识以及对未来发展的展望。
1. 概述FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，具有灵活性和可重构性，广泛应用于嵌入式系统、数字电路设计和计算机硬件加速等领域。
在本次实训中，我们团队学习了FPGA的基本原理和使用方法，并基于Verilog语言开发了几个具体的项目。
2. 实训内容2.1 FPGA基础知识我们首先学习了FPGA的基础知识，包括FPGA的结构和工作原理、FPGA开发流程、Verilog语言基础等。
通过理论学习和实际操作，我们对FPGA的内部结构和原理有了更深入的了解。
2.2 FPGA开发工具在实训中，我们使用了主流的FPGA开发工具。
通过熟练掌握这些工具的使用，我们能够进行FPGA的设计、仿真和下载等操作，为后续的实验项目做好准备。
2.3 FPGA实验项目在实训过程中，我们完成了多个FPGA实验项目，包括数字逻辑电路设计、时序电路设计、数码管显示、LED闪烁、有限状态机设计等。
通过这些项目，我们将理论知识应用到实际场景中，提高了自己的设计能力和实践能力。
3. 实训经验和收获3.1 团队合作在实训中，我们组成了小组合作完成各项实验项目。
通过合作，我们不仅学会了协作和沟通，还互相帮助解决问题，提高了团队凝聚力和协作能力。
3.2 动手实践FPGA实训的一个重要特点是强调实践操作。
通过大量的实验练习，我们不仅掌握了基本的FPGA开发技能，还了解了FPGA在各个领域中的广泛应用，并在实践中提高了自己的问题解决能力。
3.3 创新思维在一些项目中，我们需要设计和实现独特的功能，这要求我们发挥创新思维，灵活运用所学知识。
通过这个过程，我们培养了创新意识和解决实际问题的能力。
4. 未来展望通过FPGA实训的学习和实践，我对FPGA的应用和发展前景有了更深入的认识和理解。
fpga秒表设计实验报告
fpga秒表设计实验报告本次实验是基于FPGA设计的秒表。
秒表主要是用来计时的一种仪器，具有精准度高、显示清晰等优点。
在实验中，我们使用FPGA来实现秒表的设计。
1. 实验目的通过本次实验，我们的目的是掌握FPGA的使用方法，并设计出一个能够精准计时的秒表。
同时，也能够加深理解数字电路的基本原理和数字信号的处理方式。
2. 实验原理秒表的原理很简单，在起点按下计时键后，秒表开始计时，时间会显示在数码管或LCD屏幕上。
在终点按下停止键后，秒表停止计时。
我们需要用数字电路来实现这个过程，分为三个部分。
2.1. 时钟模块时钟模块是秒表实现的基础。
我们可以使用FPGA内置的时钟控制器IP，也可以自己实现时钟模块。
在这个实验中，我们使用了FPGA内置的时钟控制器IP。
2.2. 计时模块计时模块是实现秒表的关键。
我们可以使用FPGA内置的计数器IP，也可以自己实现计数器模块。
在这个实验中，我们使用了FPGA内置的计数器模块。
2.3. 显示模块显示模块用来显示计时结果。
我们可以使用数码管或LCD屏幕来显示计时结果。
在这个实验中，我们使用了数码管来显示计时结果。
3. 实验步骤3.1. 创建工程首先，我们需要在Vivado IDE中创建一个FPGA工程。
在创建工程时，需要选择适当的设备型号、板卡等参数。
3.2. 添加时钟控制器IP在Vivado IDE中，选择IP Catalog，搜索并添加时钟控制器IP。
3.3. 添加计数器IP在Vivado IDE中，选择IP Catalog，搜索并添加计数器IP。
3.4. 添加数码管IP在Vivado IDE中，选择IP Catalog，搜索并添加数码管IP。
3.5. 连接IP在Vivado IDE中，将时钟控制器IP、计数器IP和数码管IP进行连接。
3.6. 程序设计使用Vivado IDE中的HDL语言对秒表进行程序设计。
3.7. 烧录程序将程序烧录到FPGA中，实现秒表功能。
毕业论文-基于fpga（verilog）的数字式秒表设计说明书
基于FPGA的数字式秒表一、设计任务及要求秒表由于其计时精确，分辨率高（0.01 秒），在各种竞技场所得到了广泛的应用，本次设计的任务就是设计一个基于FPGA 的数字式秒表。
1、基本要求：（1）性能指标：秒表的分辨率为0.01 秒，最长计时时间为99.99 秒；（2）设置启/停开关和复位开关（计数控制器）：启/停开关S1 的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。
复位开关S2 用来使计时器清0，复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程应立即终止，并对计时器清零。
（开关按下为0，弹起为1）。
（3）秒表的计时基准信号：以周期为0.01 秒（频率100HZ）的计时脉冲作为一个比较精准的计时基准信号输入到0.01 秒位计数器的时钟端；在设计中采用分频器把1000HZ 的时钟信号转换为100HZ 的计时基准信号，其分频系数为10。
（4）数码管动态显示：七段数码管采用动态扫描的方式显示，扫描需要一个比较高频率的信号，本次设计选用1000HZ 。
为了得到1000Hz 信号，必须对输入的时钟信号50MHZ 进行分频。
显示模块共用11 个管脚，其中8 个用于连接8 个数码管的七段LED，还有 3 个管脚用于选择点亮哪个数码管，每隔很短的一段时间8 个数码管交替点亮，依次循环，动态显示，由于人眼的视觉残留，可以观察到连续的测量计数器的计数值。
上电后，八个数码管中左边四个显示自己的学号后四位，在运行过程中一直不变；右边四个显示计时时间，范围0000~9999，利用两个按钮S1、S2 控制计时。
2、提高要求：加入小数点，计时数码管显示范围00.00~99.99。
二、系统原理框图三、电路实现Array四、功能模块1、分频器（以10分频器为例）（1）Verilog HDL语言程序module fp10(Clk,Out);input Clk;output Out;reg Out;reg [3:0] Cout;reg Clk_En;initialOut<=0;always @(posedge Clk )beginCout <= (Cout == 4'd10) ? 4'd0 : (Cout + 4'd1);Clk_En <= (Cout >= 4'd5) ? 1'd1 : 1'd0;Out<=Clk_En;endEndmodule（2）模块化电路（3）波形仿真由波形仿真图可以看出，10分频器将1000Hz的脉冲分频成100Hz的脉冲。
FPGA秒表实验报告
课程设计报告专业班级课程题目秒表的设计学号姓名同组人成绩2013年5月一、设计目的1.进一步熟悉七段码译码器的硬件接口。
2.掌握用扫描方法驱动多个数码管硬件接口。
3.掌握秒表VHDL的编程方法。
二、系统总体设计(1).设计要求：1.秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。
当计时达60分钟后，蜂鸣器鸣响10声。
2.整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。
3.秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。
在整个秒表中最关键的是如何获得一个精确的100HZ 计时脉冲。
（2）.实验原理：秒表由于其计时精确，分辨率高（0.01秒），在各种竞技场所得到了广泛的应用。
秒表的工作原理与数字时基本相同，唯一不同的是秒表的计时时钟信号，由于其分辨率为0.01秒，所以整个秒表的工作时钟是在100Hz的时钟信号下完成。
当秒表的计时小于1个小时时，显示的格式是mm-ss-xx（mm表示分钟：0～59；ss 表示秒：0～59；xx表示百分之一秒：0～99），当秒表的计时大于或等于一个小时时，显示的和多功能时钟是一样的，就是hh-mm-ss（hh表示小时：0～99），由于秒表的功能和钟表有所不同，所以秒表的hh表示的范围不是0～23，而是0～99，这也是和多功能时钟不一样的地方。
在设计秒表的时候，时钟的选择为100Hz。
变量的选择：因为xx（0.01秒）和hh（小时）表示的范围都是0～99，所以用两个4位二进制码（BCD码）表示；而ss（秒钟）和mm（分钟）表示的范围是0～59，所以用一个3位的二进制码和一个4位的二进制码（BCD）码表示。
显示的时候要注意的问题就是小时的判断，如果小时是00，则显示格式为mm-ss-xx，如果小时不为00，则显示hh-mm-ss。
基于FPGA的数字秒表的设计与实现
现代电子技术综合实验一、性能指标（1） 秒表计时范围为：1小时；（2） 秒表精度为0.01秒；（3） 具有开始计时、停止计时控制功能，且开始计时、停止计时为一个复用按键；（4） 在正常计时显示过程中，能够在存储按键作用下存储某一计时时间；存储的时间组数为确定值或1至任意值；（5） 在读取按键作用下存储的时间能够回放显示;回放显示可手动或自动依次显示；（6） 具有复位功能；（7） 用六位数码管显示时间读数。
二、任务要求（1）完成系统方案总体设计（2）利用硬件描述语言完成控制电路的设计、仿真（3）利用开发板完成系统的硬件实现（4）进行系统调试及功能测试（5）撰写设计报告三、系统组成u 计数器单级计数器四、单元电路设计signal count: std_logic_vector(3 downto 0):="0000"; process(rst,clk) begin if rst='1' then count <= "0000"; carry_out <= '0'； elsif clk'event and clk= '1' then if carry_in = '1' then if count= "1001" then count <= "0000"; carry_out <= '1'； else count <= count+1; carry_out <= '0'； end if; end if; end if;end process; count_out<=count; 功能：对频率100Hz 的信号进行计数，计数最大值为 595999。
clk：时钟信号输入rst：复位输入端carry_in：使能端count_out(3:0):计数输出端carry_out:进位输出端主要语句：同步级联原理图：有缘学习更多＋谓ｙｇｄ３０７６或关注桃报：奉献教育（店铺异步级联原理图：u分频器功能：将系统时钟分频后，为计时模块和显示模块提供工作时钟；clk：48MHz系统时钟信号输入端clkout1k：频率1KHz信号输出端clkout100：频率100Hz信号输出端123 4512 3 4 5 1 2clk_inclk_out 10个 主要语句： if clkin'event and clkin = '1' then if cnt = 5 then cnt <= 1; clkout <=not clkout; else cnt <= cnt + 1; end if; end if;分频器实现原理：基于计数器方法实现例有缘学习更多＋谓ｙｇｄ３０７６或关注桃报：奉献教育（店铺u 使能控制e_tmp <=not e_tmp;主要语句： 功能： 在输入信号的作用下，输出信号发生翻转，产生控制计数器的使能控制信号。
基于FPGA数字秒表设计报告
标准实验报告实验项目：基于FPGA数字秒表设计毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。
尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。
对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。
作者签名：日期：指导教师签名：日期：使用授权说明本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。
作者签名：日期：学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。
除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。
对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。
本人完全意识到本声明的法律后果由本人承担。
作者签名：日期：年月日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。
本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。
涉密论文按学校规定处理。
作者签名：日期：年月日导师签名：日期：年月日注意事项1.设计（论文）的内容包括：1）封面（按教务处制定的标准封面格式制作）2）原创性声明3）中文摘要（300字左右）、关键词4）外文摘要、关键词5）目次页（附件不统一编入）6）论文主体部分：引言（或绪论）、正文、结论7）参考文献8）致谢9）附录（对论文支持必要时）2.论文字数要求：理工类设计（论文）正文字数不少于1万字（不包括图纸、程序清单等），文科类论文正文字数不少于1.2万字。
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FPGA实验项目实验一、LED译码显示实验实验目的：1、掌握QuartusII6.0等EDA工具软件的基本使用；2、熟悉VHDL硬件描述语言编程及其调试方法；3、学习用FPGA控制LED电路实现显示器设计。
实验内容：本实验目标是利用FPGA逻辑资源，编程设计实现一个LED显示控制器。
实验器材为EDA实验箱，FPGA芯片型号为EPF10K20RC208-4。
电路设计采用VHDL硬件描述语言编程实现，开发软件为QuartusII6.0。
7段数码显示译码器基本原理在数字电路中，常常需要把运算结果用十进制数显示出来，这就要用显示译码器。
现以驱动七段发光二极管的二-十进制译码器为例说明显示译码器的设计原理，如图1.1。
图1.1 7段数码显示译码器的原理示意图7段显示译码器实际上是一种代码变换器，它是将4位二进制码转换成7位代码，燃亮LED显示器a、b、c、d、e、f、g七段中的对应段，显示出十进制数的字型。
表2.1 7段显示译码器真值表（以共阴极数码管为例）在EDA实验箱中验证这个项目，可用数据开关表示输入，用LED数码管表示输出。
实验步骤：1、创建工程文件先打开“我的电脑”，在E盘新建名为“fpga_lab1”文件夹。
然后，利用QuartusII软件创建工程向导（New Project Wizard）创建一个新的工程。
步骤如下：1）打开QuartusII6.0软件界面，在“文件”菜单下选择“New Project Wizard”，点击“next”后弹出如下对话框点选第一行右侧的“…”选择工程目录为“F:\ fpga_lab1”，在第二行输入项目名称：led_display，第三行默认把项目名设为顶层文件名，点击“next”，该窗口可为项目添加已经编辑好的程序文件，默认为空，点击“next”，该窗口选择FPGA硬件信息，在Family下拉框内选择“FLEX10K”，在Avaliable devices 窗口选择芯片型号为：EPF10K20RC208-4，其它选项默认。
点击“next”该窗口用来添加其它EDA工具软件参与综合、仿真、时序分析等工作，本实验默认不选，点击“next”该窗口为建立的项目信息，点击“Finish”项目建立完毕。
2、子模块电路设计（包括各个模块的功能仿真）1）LED显示译码器设计程序编写：在“文件”菜单下选择“New”，在弹出的窗口点击“VHDL File”点击“OK”打开vhdl编辑窗口。
编辑输入LED显示译码器程序，编辑完毕后保存，文件名保存为“decorder4_7”（注：文件名必须与程序中实体名一致）选中“Add file to current project”选项，添加当前文件到项目。
--文件名为decorder4_7.vhd--功能：把4位二进制数变为七段LED显示码library ieee;use ieee.std_logic_1164.all;entity decorder4_7 isport (A :IN STD_LOGIC_vector(3 downto 0);Y :OUT STD_LOGIC_vector(6 downto 0));end decorder4_7;architecture behave of decorder4_7 isbeginprocess(A)begincase A iswhen "0000" => Y<="0000001";when "0001" => Y<="1001111";when "0010" => Y<="0010010";when "0011" => Y<="0000110";when "0100" => Y<="1001100";when "0101" => Y<="0100100";when "0110" => Y<="0100000";when "0111" => Y<="0001111";when "1000" => Y<="0000000";when "1001" => Y<="0000100";when "1010" => Y<="0001000";when "1011" => Y<="1100000";when "1100" => Y<="0110001";when "1101" => Y<="1000010";when "1110" => Y<="0110000";when "1111" => Y<="0111000";when others => Y<="XXXXXXX"; --注意X要大写end case;end process;end behave;文件编译：保存文件后，选择“Project”菜单，点击“Set as Top-Level Entity”项，把当前文件设置为顶层实体。
（注：Quartus环境下所有操作（综合、编译、仿真、下载等）都只对顶层实体进行，所以编译任何程序前，必须先设置该选项，把当前要编译的文件设置为顶层实体后，才能对该文件进行编译等操作）打开“Processing”菜单，点击“Start Compilation”执行完全编译状态窗口显示编译过程进度信息编译结束，系统会弹出编译结束窗口，报告错误与警告数，点击“确定”。
编译报告给出所有编译结果信息，包括硬件信息、资源占用率等。
错误修改：如果程序中有错误，需要根据“Messages”消息栏给出的错误提示修改程序，保存后须再次编译，直至所有错误均改正后，方可执行下一步操作。
警告信息可以忽略。
波形仿真：1．建立波形图文件关闭编译报告窗口，在“文件”菜单下选择“New”，选中“other files”标签页，在弹出的窗口点击“Vector Waveform File”点击“OK”打开波形编辑窗口。
波形图编辑窗口2．定义仿真观测的输入输出节点在波形编辑窗口左侧栏内单击鼠标右键，出现浮动菜单，选择“Insert Note or Bus…”出现“Insert Note or Bus…”对话框，点击“Node Finder…”按键，出现“Node Finder”对话框，如下图所示。
在图中“Filter：”选项下选择管脚类型为“Pins：all”，然后单击List按钮，可在左下侧区域看到设计项目中的输入输出信号，单击按钮“= 〉”，将这些信号选择到“Selected Nodes”区，表示对这些信号进行观测，单击OK此时的波形编辑窗口如下图所示。
保存波形文件，文件名为led_display.vwf（注：扩展名默认不填，文件名与项目名同名）3．为输入信号赋值波形编辑器窗口左侧为信号赋值工具条，根据实际要求点选工具按钮对输入信号赋值。
1）为输入信号A赋值：单击A，使其呈蓝色即选中状态，单击为累加信号赋值工具按钮，弹出Clock对话框，在Radix框中选择数值类型为Hexadecimal（十六进制），其它值按默认即可，点击OK。
2）设置仿真时间选择Edit菜单下的End Time…选项，打开End Time对话框，在time框内入输100单位为us。
再次保存波形文件，窗口如下时序仿真选择Processing菜单下的Begin Simulation选项，即开始波形仿真。
状态窗口会显示出仿真进程，仿真结束后可以看到仿真结果波形，如下图所示。
观察波形可用工具条上的放大缩小按钮放大缩小波形图。
结果分析：图上可以观察到输出端Y有相应的波形输出，输入信号A与输出信号Y存在对应关系，可以用来检验程序正确性。
生成符号文件：通过波形仿真可以确定程序功能是否正确后，就可以把该程序生成符号文件，以便在后面的程序中调用。
具体操作是：打开File文件菜单，选择Creat/Updata菜单项，右侧弹出子菜单再选择Creat Symbol files for Current file把当前文件创建成符号文件。
状态窗口有进度信息显示。
生成的符号文件可以在新建原理图窗口调入（file-原理图），进行层次化设计。
下图为在打开的原理图界面下双击鼠标左键，即打开器件库窗口（Symbol），自己生成的模块在Project目录下。
器件管脚分配打开Assignments菜单，选择Pins选项弹出管脚分频窗口，在Location位置点击下拉按钮选择相应管脚根据EDA实验箱的资源情况，输入分配到数据开关，输出分配到LED数码管上，管教具体分配如下表所示：表decoder4_7的管脚分配注意：管脚分配完成一定要再次编译（即运行compiler）才能使管脚信息加入到下载的编程文件中。
编程下载（即硬件验证）将下载用的十针扁平电缆一端插入计算机并行口，另一端插入EDA实验箱的电缆插口，接通实验箱电源。
打开tools菜单，选择Programmer打开下载窗口。
弹出窗口如图所示，Hardware Setup按钮右侧显示“No Hardware”，即没有可用的下载硬件，需要配置下载电缆设置。
单击Hardware Setup按钮，弹出Hardware Setup对话框，再点击Add Hardware按钮，弹出Add Hardware对话框，在Hardware type下拉菜单中选择ByteBlaster MV or ByteBlasterII 选项，在Port选项中为LPT1，点击OK，再点击close，即完成编程电缆的添加。
过程如下图所示：勾选Program/Configure选项，点击Start，把程序下载到FPGA。
此时，FPGA内部已经完成一个LED译码显示电路设计，根据管脚分配表内对应的器件名称，波动开关可观察到LED显示出不同字符信息。
Ok！到目前为止，我们已经在Quartus下实现一个完整的设计项目。
在这个设计中，一些工具条和快捷按钮的使用请阅读窗口中的提示，并不断摸索以求熟练掌握，提高设计速度。