ASIC设计复习资料
ASIC复习题集解析
华南理工大学微电子技术专业《专用集成电路设计》复习题集一、填空题：1 专用集成电路（ASIC）是相对于常规通用集成电路而言的, 通常指全定制集成电路、半定制集成电路、可编程逻辑器件和现场可编程ASIC 。
(4)2 全定制设计方法是由用户根据按自己的要求，独立地进行集成电路产品设计。
这种设计方法具有最优性能，即有、和。
(4)3 “MOS执行系统”（MOSIS）或多项目芯片（MPC）的宗旨是多用户共同生产不同的电路；他们建立的意义是：使每个电路品种分担的掩膜和流片的费用大为降低。
(10)4 预测世界集成电路发展的Moole 定律指出，集成电路的复杂度每六年增加十倍。
(12)5 制作ASIC的基本工艺有CMOS 、BiCMOS 、Bipolar Analog 等，当前的主流工艺是CMOS 。
(15)6 ASIC设计，不但要考虑功能设计，还要考虑；最近进一步提出了的设计思想。
7 第三代EDA技术是以高级语言描述、系统级仿真和综合和以数据刻为核心等为特征的EDA技术，亦称电子系统设计自动化技术(ESDA) 。
(20)8 系统级仿真和综合建立在自上而下的分层设计的系统级设计思想和并行设计环境框架体系结构之上。
(21)9 门阵列母片上通常包含有基本门、输入输出缓冲器和内引线压焊块等几部分。
(5)10 标准单元库中同一系列标准单元版图有相同的高度，和位置相同的电源馈线。
(100)11金属连接线较多晶硅线优点在于功耗低、时延小。
12采用多层布线的目的是提高工作速度、降低功耗、提高芯片利用率。
13在双层金属布线高速CMOS门阵，第一层金属布线多布置与晶体管源漏极相连的经属线和小信号线，第二层金属布线多布置电源馈线和大信号线。
14在逻辑功能和系统频率确定之后，芯片功耗与分布电容、工作电压之间的关系是P = CV2f 。
15芯片中的互连布线时产生分布电容的主要因素之一。
采用分段布线可以成倍地降低互连布线的分布电容。
16在线宽减少、器件密度迅速提高情况下，分段布线可成倍地降低互连布线的分布电容，减少互连布线时延，降低器件功耗，提高器件工作可靠性。
ASIC设计复习
ASIC设计复习考题题型：1、填空2、名词解释；3、简答；4、程序注释；5、编程。
第一章*、名词解释：ASIC——专用集成电路：Application Specific Integrated CircuitFPGA——现场可编程门阵列：Field－Programmable Gate Array CPLD——复杂可编程逻辑器件：Complex Programmable Logic Device EDA——是电子设计自动化：Electronic Design AutomationSOC——单片电子系统：System on a ChipIC——集成电路：Integrated circuitCAD——计算机辅助设计：CAD-Computer Aided DesignCAM——计算机辅助制造：computer Aided ManufacturingCAT——计算机辅助翻译（计算机辅助测试）：Computer Aided Translation PCB——印刷电路板：Printed Circuit BoardCMOS——互补金属氧化物半导体（互补场效应管）：Complementary Metal Oxide SemiconductorIP——知识产权：intellectual propertyHDL——硬件描述语言：Hardware Description LanguageGAL——一、EDA技术与ASIC设计有什么关系？书p3页答：利用EDA 技术进行电子系统设计的最后目标是完成专用集成电路ASIC 的设计和实现；FPGA 和CPLD 是实现这一途径的主流器件。
FPGA 和CPLD 通常也被称为可编程专用IC，或可编程ASIC。
FPGA 和CPLD 的应用是EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC 设计，以及对自动设计与自动实现最典型的诠释。
二、传统的电子设计技术通常是自底向上的，HDL的是自顶向下的。
ASIC相关资料
主流ASIC EDA研发商
• 开发商有Mentor Graphics、Cadence, Synopsys等。 • 其开发工具众多，按照功能主要分为设 计输入、综合、版图设计、静态时序分 析、动态时序分析、功耗估计、可测性 分析等。
数字集成系统设计与综合(2)
设计层次 系统级 算法级 寄存器级 门级 版图级 行为域 自然语言描述 自然语言综合(设计) 算法描述 算法综合(设计) 数据流图描述 逻辑综合(设计) 逻辑图描述 版图综合(设计) 几何图形描述 结构域
数字集成系统设计与综合(2)
设计层次 系统级 算法级 寄存器级 门级 版图级 行为域 自然语言描述 自然语言综合(设计) 算法描述 算法综合(设计) 数据流图描述 逻辑综合(设计) 逻辑图描述 版图综合(设计) 几何图形描述 结构域
典型IC设计流程
系统设计 算法设计 RTL设计 系统验证 算法验证 RTL验证 逻辑综合 向foundry提交网表 后仿真 Foundry进行版图设计 Foundry返回最终网表 foundry流片
典型IC设计流程
系统设计 算法设计 RTL设计 系统验证 算法验证 RTL验证 逻辑综合 向foundry提交网表 后仿真 Foundry进行版图设计 Foundry返回最终网表 foundry流片 后端流程
一个硅谷丛林的故事
阿凡提 筋斗云 二○○一年一二月二六 于美国硅谷
背景(1)
• 在二十世纪七十年代的末期，集成电路 的设计开始走向商业化。CAD软件出现。 • 七十年代末与八十年代初，EDA的领头 羊是Calma，Computer Vision与Applicon。 但是很快，从八十年代中开始，另外三 家公司Mentor Graphics，Daisy，Valid 占有了市场的最大份额。
ASIC设计理论与实践-第3章
第3章 中央处理器
21
操作数寻址
基址寻址方式
专门设置一个基址寄存器或者指定一个通用寄存器作 为基址寄存器。基址寻址方式是将基址寄存器的内容 加上指令中的形式地址而形成有效地址。
第3章 中央处理器
22
操作数寻址
变址寻址方式
变址寻址方式计算有效地址的方法与基址寻址类似， 但是变址寻址方式是将指令中的形式地址作为基准地 址，变址寄存器的内容作为修改量，来得到有效地址
第3章 中央处理器
29
算术逻辑单元
指令寄存器根据指令的操作码来判断下一步应该执行 什么操作，但是RISC_CPU中所有的指令操作都需要用 到ALU。
第3章 中央处理器
30
累加器
为完成指令所要执行的操作，除了算术运算单元，还 需要一个部件来暂时存放ALU的一个操作数或者运算结 果，即AC。地址字段中直接指出操作 数在存储器中的地址。
第3章 中央处理器
19
操作数寻址
间接寻址方式
间接寻址方式是指指令地址码字段所指向的存储单元 中存储的不是操作数本身，而是操作数的地址。
第3章 中央处理器
20
操作数寻址
寄存器寻址方式
寄存器寻址方式是指指令的地址码是寄存器的编号， 不是操作数或者操作数地址。寄存器寻址方式又分为 直接寻址和间接寻址。 寄存器直接寻址
33
CPU
第3章 中央处理器
34
101
地址码
第3章 中央处理器
13
指令分类
STO指令
STO指令是将累加器中的数据放入指令中给出 的地址。STO指令是数据转移指令，其操作码 是110
110
地址码
第3章 中央处理器
ASIC设计理论与实践-第3章
相对寻址方式
相对寻址方式是相对于当前的指令地址而言的寻址方
式。相对寻址是把程序计数器PC的内容加上指令中的
形式地址而形成操作数的有效地址，而程序计数器的
内容即时当前指令的地址。
ASIC设计理论与实践
第3章 中央处理器
本章主要内容安排
CPU概述
CPU指令系统
▪指令基本格式 ▪指令分类 ▪寻址方式 ▪指令周期
第1章 ASIC概述
2
本章主要内容安排
CPU的功能实现
▪ 存储器 ▪ 程序计数器 ▪ 指令寄存器 ▪ 地址多路选择器 ▪ 算术逻辑单元 ▪ 累加器 ▪ 状态控制器 ▪ CPU
第3章 中央处理器
5
CPU指令系统
指令是规定计算机执行特定操作的命令。指 令系统指的是一个CPU所能够处理的全部指令
的集合，是一个CPU的根本属性，决定了一个
CPU能够运行什么样的程序，执行什么样的指 令。指令系统反映了计算机具有的基本功能， 是计算机系统硬件、软件的主要分界面。
第3章 中央处理器
第3章 中央处理器
7
指令分类
HLT 指令
停止指令是空操作，使程序停止运行，CPU处 于暂停状态，不执行任何操作，属于程序中断 指令。HLT的操作码为000，即没有操作数。
000
地址码
第3章 中央处理器
8
指令分类
SKZ 指令
SKZ指令是先判断ALU中的结果是否为0，如果 是0则跳过下一条语句继续执行，如果是1则执 行下一条语句。SKZ属于转移指令中的条件转 移指令，只有满足ALU当前结果为0的条件才能 转移，SKZ操作码为001。
101
地址码
第3章 中央处理器
13
指令分类
第1章 ASIC设计导论
Wafer
集成度（规模）： 一个芯片中含有的逻辑门或者是晶体管的数量。
一个逻辑门＝一个两输入端的NAND=4个晶体管
2
二：IC的过往
The First Computer
称为 Analytical Engine 由 Charles Babbage 英国数学家 1832年制造 25， 000 个部件 cost： 7， 470
jobs2075002006年10大集成电路与分立器件制造企业上海华虹集团有限公司3962华润微电子控股有限公司3846和舰科技苏州有限公司2350首钢日电电子有限公司1854上海先进半导体制造有限公司1352台积电上海有限公司1287上海宏力半导体制造有限公司122210吉林华微电子股份有限公司692排名企业名称08年销售额亿元无锡海力士意法半导体12207中芯国际9303上海华虹有限公司4679华润微电子有限公司4545上海宏力半导体1446首钢日电电子有限公司1435和舰科技苏州公司1340台积电上海有限公司11吉林华微电子股份有限公司104810上海先进半导体9332008年10大集成电路与分立器件制造企业2008年度中国十大封装测试企业2006年10大封装测试企业飞思卡尔半导体中国有限公司10846深圳赛意法半导体有限公司3500江苏新潮科技集团有限公司3154上海松下半导体有限公司3135南通富士通微电子有限公司2179星科金朋上海有限公司171810乐山无线电股份有限公司1610飞思卡尔半导体中国有限公司11608奇梦达科技苏州有限公司8595威讯联合半导体北京有限公司4501江苏新潮科技集团有限公司3988上海松下半导体有限公司3907深圳赛意法半导体有限公司3550瑞萨半导体北京有限公司2883南通富士通微电子有限公司266英飞凌科技无锡有限公司231910三星电子苏州半导体有限公司219全球20大半导体公司排行榜根据icinsights的统计2008年全球二十大半导体企业总收入173859亿美元c的未来面临ic的高速低功耗高集成度和深亚微米量子化等效应的挑战20002001siasemiconductorindustryassociationroadmapsummaryyearunit1993199519992001200320052008201120142016featuresizemicronsnm0500351801301008070503422internalclockhighperformancemhzghz200300750168231517674115193287logictransistorsmillioncm66132444109269664microprocessormilliontransistorschip52122384769521908年 10大集成电路与分立器件制造企业 排名 企业名称 08年销售额（亿元） 122.07 93.03 46.79 45.45 14.46 14.35 13.40 11 10.48 9.33
asic课程设计选题
asic课程设计选题一、教学目标本章节的教学目标包括以下三个方面：1.知识目标：学生能够掌握课本中所涉及的基本概念、原理和方法，理解并能够运用相关知识解决实际问题。
2.技能目标：学生能够运用所学的知识和方法，进行问题分析和解决，培养独立思考和创新能力。
3.情感态度价值观目标：学生在学习过程中，培养对学科的兴趣和热情，增强自我学习动力，培养团队合作精神和良好学习习惯。
二、教学内容根据课程目标，本章节的教学内容主要包括以下几个部分：1.教材中的基本概念、原理和方法的讲解和运用。
2.结合实际问题，进行案例分析和讨论，培养学生的解决问题能力。
3.实验活动，让学生亲身体验和理解所学知识，提高学生的实践能力。
三、教学方法为了实现教学目标，将采用以下几种教学方法：1.讲授法：用于讲解基本概念、原理和方法。
2.案例分析法：通过分析实际案例，让学生理解和运用所学知识。
3.实验法：实验活动，让学生亲身体验和理解所学知识。
四、教学资源为了支持教学内容和教学方法的实施，将选择和准备以下教学资源：1.教材：作为基本教学资料，用于引导学生学习。
2.参考书：提供更多的学习资料，帮助学生深入理解课程内容。
3.多媒体资料：通过视频、图片等形式，丰富学生的学习体验。
4.实验设备：用于实验活动，让学生亲身体验和理解所学知识。
五、教学评估本章节的教学评估主要包括以下几个方面：1.平时表现：通过课堂参与、提问、讨论等方式，评估学生的学习态度和积极性。
2.作业：通过作业的完成质量，评估学生对知识的理解和运用能力。
3.考试：通过考试的成绩，评估学生对知识掌握的程度和运用能力。
评估方式应客观、公正，能够全面反映学生的学习成果。
同时，评估结果应及时反馈给学生，帮助他们了解自己的学习状况，并进行改进。
六、教学安排本章节的教学安排如下：1.教学进度：按照教材的章节顺序，合理安排每个章节的教学内容和教学时间。
2.教学时间：根据学校的课程安排，合理分配课堂教学时间和课后作业时间。
《ASIC库设计》课件
安全系统ASIC库设计
要点一
安全系统ASIC库设计 概述
安全系统是保障信息安全的重要基础 设施，而ASIC库设计则是安全系统中 的关键技术之一。通过ASIC库设计， 可以实现高速、高可靠性的安全系统 。
要点二
安全系统ASIC库设计 流程
安全系统ASIC库设计流程包括算法分 析、硬件描述语言编写、电路设计、 仿真验证和版图绘制等步骤。其中， 算法分析和硬件描述语言编写是关键 步骤，需要充分考虑算法的硬件实现 和性能优化。
ASIC库的分类与特点
总结词
介绍ASIC库的分类方法、各类ASIC库的 特点和适用场景。
VS
详细描述
ASIC库可以根据不同的分类方法分为多 种类型，如按功能可以分为数字ASIC库 和模拟ASIC库；按工艺可以分为标准逻 辑ASIC库和全定制ASIC库。不同类型的 ASIC库具有不同的特点和使用场景。标 准逻辑ASIC库适用于快速原型设计和验 证，全定制ASIC库则能够提供更高的性 能和集成度。模拟ASIC库适用于信号处 理和传感器接口等应用，而标准单元库适 用于大规模生产和通用集成电路设计。
通信系统ASIC库设计
通信系统ASIC库设计概述
通信系统是实现信息传输和交换的重要基础设施，而ASIC库设计则是通信系统中的关键技术之一。通过ASIC库设计 ，可以实现高速、低误码率、低功耗的通信系统。
通信系统ASIC库设计流程
通信系统ASIC库设计流程包括协议分析、硬件描述语言编写、电路设计、仿真验证和版图绘制等步骤。其中，协议 分析和硬件描述语言编写是关键步骤，需要充分考虑协议的硬件实现和性能优化。
自动化布局布线技术
用计算机辅助设计工具自动完成集 成电路版图布局和布线的设计技术。
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二.需要掌握的原理
1.SoC芯片设计的主要特点有以下几项： ①芯片的软件设计与硬件设计同步进行； ②各模块的综合与验证同步进行； ③在综合阶段考虑芯片的布局布线； ④只在没有可利用的硬模块或软宏模块的情况下重新设计模块。 2.主要的IP提供商： ARM ，Synopsys ，ARM Artisan ，MIPS ，Mentor . 3.硬IP的优势： 硬IP是IP的设计在布局布线后，经过了详细的功优验证与测试过程。部 分 IP还经过了投片验证与测试，所以 IP的功能有非常可靠的保证。一 般在设计芯片时，大约60-70％的时间，花费在芯片设计的功能与时序 验证上。所以应用硬IP进行设计可以显著地节省设计时间。 4.应用硬IP进行设计的缺陷： a.严重依赖设计时所参照的加工工艺。当设计工艺改变时，硬IP的适应性 非常差。 b.芯片的面积会较大。硬IP的版图必须作为模块直接安放在芯片版图中， 而基于模块的设计所得到的芯片面积，通常比将模块打碎后，进行布 局布线得到的芯片面积大。 c.硬IP的设计是完全无法更改的，因此其应用范围也受到了一定的限制。
12.SOC设计方法、设计工具的演变过程
设 计 方 法 设计工具 设 计 特 点
第一代
CAD （computer aided design） CAE （computer-aided engineering）
16位小型机 以交互式图形编辑和设计规则检查为特 点的物理级设计
第二代
工程工作站 较完整的设计系统：逻辑图输入、测试 （32位） 码生成、逻辑模拟、版图设计、版图编 辑验证于一体
一.需掌握的概念 1. Bottom-up（自底向上） 自工艺开始，先进行单元设计，然后逐步向上进行功能块、子系统设 计，直至最终完成整个系统设计。 2. Top-down（自顶向下） 首先进行行为设计，其次进行结构设计、把各子单元转换成逻辑图或电 路图，最后将电路图转换成版图。 3. Integration Level（集成度） 是以一个芯片所包含的元件(晶体管或门/数)来衡量。是为了提高集 成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等 措施。从电子系统的角度来看，集成度的提高使IC进入系统集成或片上 系统(SoC)的时代 4. Feature Size(特征尺寸) 特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器 件 栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之 和的一半。减小特征尺寸是提高集成度、改进器件性能的关键。特征尺 寸的减小主要取决于光刻技术的改进
16.版图与电路图一致性检查的对比检查结构单元 MOS简单串并联结构 PUP 并联上拉 （上接电源） SUP 串联上拉 （上接电源） PDW 并联下拉 （下接地） SDW 串联下拉 （下接地） PMID 并联中段 （并联传输门） SMID 串联中段 （串联传输门）
MOS 复联结构 PUPI 内层并联上拉 SUPI 内层串联上拉 PDWI 内层并联下拉 SDWI 内层串联下拉
17.SOI/CMOS电路 利用绝缘衬底的硅薄膜(Silicon on Insulator)制CMOS电路，能彻 底消除体硅CMOS电路中的寄生可控硅结构 18.DIP：双列直插式封装 19.ZIP ：单边交错直插式封装 20.PGA ：针栅阵列式封装 21.可测性设计DFT： (design for testability)是要在原有的设计中加一些 额外的电路模块来实现自动测试。 22.内建自测试BIST (built in self-test)：一种可测性设计(DFT)技术,在此 技术中测试(测试产生与测试应用)是通过内建的硬件功能完成的。 23.故障模型:用一个固定0(s-a-0)或固定1(s-a-1)来模仿一个故障门的输入 24.桥接故障:指由于发生了不应有的信号线连接而导致的逻辑错误。对于电 源和地线的连接错误将导致固定型故障,一般的桥接故障是除了对电源和 地短接以外的连接性错误 25.内建逻辑模块观测器BILBO： (built-in logic-block observer)。在测试 模式下，它可以自动地实现测试，并给出一个二进制的输出信号，如果所 有的电路功能正确，输出为正确值，否则为错误值
12. Hard core(硬IP，也称硬核) 是针对某一工艺完成的版图设计，并经过后仿真和投片验证。硬核已完 成了全部的前端和后端设计，制造也已确定。它的特点是灵活性最小， 知识产权的保护比较简单。 13. Soft core(软IP，也称软核) 是包括逻辑描述(RTL和门级Verilog HDL或VHDL代码)、网表和不能物理 实现的用于测试的文档方式存在的IP，是一段可综合的高级语言（用C 语言或硬件描述语言完成）源程序，用于功能仿真。 14. Firm Core(固核) 通常是以仿真后的完整RTL代码和对具体工艺的网表混合描述的形式， 提供给系统设计者。因此IP模块提供者的知识产权不易保护，系统设计者 可以根据特殊需要对IP模块进行改动，因此系统设计者乐于接受固件IP模 块。固核是一种介于软核和硬核之间的IP，通常以RTL代码和对应具体工 艺网表的混合形式提供。 15.Macro：宏，宏单元 16.Block：模块，块
9.SoC芯片设计的技术优势
(1)芯片的工作速度 SoC芯片中可以集成大量的存储器，使大部分存取数据的工作集中在芯片内 部，极大地提高系统的性能。 (2)芯片的功耗特性 SoC芯片功耗特性的优越性主要体现在系统功耗上。功耗特性改善的主要 因素同样是在数据的传输方面。 (3)系统的可靠性 SoC芯片将系统的大部分功能单元集成在单芯片上，可以大大简化PCB的 没计，进一步减少焊点的数量，提高系统可靠性。 (4)芯片的生命周期与适用范围 几乎所有的SoC芯片都包含大量的可编程器件，如CPU与DSP，有些芯片 的数据通路也是软结构，可以在外部通过设置寄存器改变运算方式，其生命 周期与应用范围都被大大地拓展了。
11.DRC中的几种规则： (a) Width:最小线宽 (b)Exact Width:精确宽度 (c) Space1: 同层最小间距 (d) Space11:不同层最小间距 (e) Space21:两个不同层的交集与第三层的最小间距 ( f) Surround :某层被另一层四周包含时每边环绕间距
5.SoC芯片的系统设计流程包括以下五个步骤。 (1)系统规范：芯片的功能要求、性能要求，芯片的成本与芯片的设计时 间，并建立系统的预备规范。 (2)模型细化与测试：建立可执行系统描述的验证环境，验证系统描述的 功能并进行算法的性能评价。 (3)系统的软硬件划分：确定哪部分运算由软件实现，哪部分运算由硬件 实现.确定软硬块，各模块的功能由IP实现 或需重新设计。 (5)系统功能模型与软硬件混合模拟：建立一个硬件行为模型与软件模 型，建立一个可靠的硬件与软件的可执行功能描述，验证后续设计工作 的结果。
第三代
HDL
两种语言： 引入行为综合和逻辑综合工具,采用较高 VHDL 的抽象层次设计、并按层次式方法进行 Verilog HDL 管理,大大提高处理复杂设计的能力
13.电学规则检查一般性错误 (a)开路 (b)短路： (c)接触孔浮空 (d)特定层上图形错连 (e)器件电极错连 (f)器件的某种电极所连节点数不合理 (g)一节点连接的电极数不合理 14.常用的数据格式有： Calma GDSⅡ格式， CIF格式(Caltech Intermediate Format) PG格式(Pattern Generator Data Format) 15.CMOS门阵列电路设计流程 (1)提出逻辑图 (2)逻辑的重构 (3)计算管脚数和阵列单元数 (4)选择合适的门阵列器件型号
9.设计规则(规整格式)： 把绝大多数尺寸规定为某一特征尺寸“”的某个倍数。给出一个最小单 位，几何设计规则中的其他所有数据都以λ的倍数表示 10.逆向设计描述 又称解剖分析，即对实际芯片进行腐蚀、照相，从得到的版图进行逻 辑提取，进而分析其基本功能及原理以期获得原设计思想。 (1)样品分析与测试 (2)解剖管芯 (3)管芯平面图的获得 (4)拼图 (5)电路图提取 (6)电路仿真 (7)转入正向设计中的版图阶段 (8) 纵向尺寸提取 (9)测试产品的电学参数
17.固定门阵列:指门阵列芯片中阵列的行数、列数、每行的门数，以及四周 的I/O单元数等均为固定的结构。 18.标准单元法与门阵列法在设计流程上的比较: (1)在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准 单元法则转换成标准单元库中所具有的标准单元。 (2)门阵列设计时首先要选定某一种门复杂度的基片，布局和布线是在最 大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行 的。标准单元法则不同，它的单元数、压焊块数取决于具体设计的要 求，布线通道间距可变. (3)门阵列设计时所需定制的掩膜版只有2～4块，而标准单元设计后需 要定制所有的各层掩膜版。 19.标准单元具有以下三个特征： a.各单元具有相同的高度，可以有不同的宽度。 b.单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出 线，电源、地线在两侧的位置要相同，线的宽度要一致，以便单元间电源、 地线的对接。 c.单元的输入/输出端安排在单元的上下两边，要求至少有一个输入端或输出 端可以在单元的上边和下边两个方向引出。引线具有上下出线能力的目的是 为了线网能够穿越单元。 20.标准单元3种描述方式： ① 单元的逻辑符号（L ） ② 单元的拓扑版图（O ） ③ 单元的掩膜版图（A）
6.SoC的优点 降 低 功 耗 ：SoC中的大量信号在片内传输 减少系统体积： 把PCB上的多个芯片集成到一个芯片上 提 高 速 度 ：芯片内部信号传输距离短 节 省 成 本：IP的复用可以在一定程度上降低成本 丰富系统功能： SoC内部可以集成更多的功能元件和模块 7.可重用设计 面向一般性问题设计 面向多种工艺设计 面向多种仿真器设计 面向标准接口设计 提供独立的验证 验证要达到高度可信 对于IP核的应用和限制给予全面说明 8.嵌入式IP核: 指可编程IP模块，主要是CPU与DSP，通用模块则包括存储器、存储控制 器，通用接口电路，通用功能模块等。