VHDL入门教程
第1章VHDL语言基础
位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值 是一个1位的二进制数，取值只能是0或1；若端口定义为 BIT_VECTOR，则其信号值是一组二进制数。
➢ 在电路中，如果实体代表一个器件符号，则结构体描述了 这个符号的内部行为。当把这个符号例化成一个实际的器 件安装到电路上时，则需用配置语句为这个例化的器件指 定一个结构体(即指定一种实现方案)，或由编译器自动选一 个结构体。
1. 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]；
1.1 VHDL程序基本结构
一、VHDL程序设计约定 ➢ 语句结构描述中方括号“[ ]”内的内容为可选内容。 ➢ 对于VHDL的编译器和综合器来说，程序文字的大小写是不
加区分的。 ➢ 程序中的注释使用双横线“- -”。 ➢ 源程序命名与实体同名（MAX+plus Ⅱ要求）。
二、VHDL程序设计引例（ 74LS00的设计 ）
③ 信号赋值语句将设计实体内的处理结果向定义的信号或界面 端口进行赋值。
④ 子程序调用语句用于调用一个已设计好的子程序。
⑤ 元件例化语句对其他的设计实体作元件调用说明，并将此元 件的端口与其他的元件、信号或高层次实体的界面端口进行 连接。
A
A NAND2
Y
Y
B
B
(a)
A1
A NAND2
U1 Y
Y1
B1
B
A2
A NAND2
VHDL入门易懂教程
VHDL语言特点 四、VHDL语言特点
1、VHDL具有强大的语言结构，系统硬件描述能 力强、设计效率高；具有较高的抽象描述能力。 如：一个可置数的16位计数器的电原理图：
6
用VHDL描述的可置数16位计数器：
7
2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。
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三、VHDL的作用 VHDL的作用
1、VHDL打破软、硬件的界限 传统的数字系统设计分为： 硬件设计（硬件设计人员） 软件设计（软件设计人员） VHDL是电子系统设计者和 EDA工具之 间的界面。 EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。 美国硅谷约有80%的 ASIC和 FPGA/CPLD 已采用 HDL进行设计。
配置（Configuration）
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实体（说明） 一、实体（说明）
实体（说明）： 定义系统的输入输出端口 语法：
ENTITY <entity_name> IS Generic Declarations Port Declarations END <entity_name>; (1076-1987 version) END ENTITY <entity_name> ; ( 1076-1993 version)
80年代初由美国国防部在实施超高速集成电 路（VHSIC）项目时开发的。 1987年由 IEEE 协会批准为 IEEE 工业标准， 称为 IEEE1076-1987。 各EDA公司相继推出支持VHDL的设计环境。 1993年被更新为 93 标准，即IEEE1076-1993。 进一步提高抽象描述层次，扩展系统描述能力。
VHDL入门
第2章VHDL 入门2.1VHDL 程序结构一个完整的VHDL 程序的结构以及各如图2-1所示。
•图2-1VHDL 程序结构并非所有VHDL 程序都具有图2-1的语法结构。
理论上，只有ENTITY 和ARCHITECTURE 是程序所必备的；而在实际应用中，我们常常需要在定义ENITY 之前调用库和库中相应的程序包（只是“调用”，而不是“编写”程序包）。
因此，图2-2所示的这个VHDL 程序结构，是实际应用中最基本、最常见的程序结构，也是本书中大部分例程所用的结构。
•图2-2VHDL 程序基本结构例程2-1为2分频电路的VHDL程序，读者可以通过此程序的说明加深对VHDL程序基本结构的了解。
例程2-12分频电路LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY FreDevider ISPORT(Clock:IN Std_Logic;Clkout:OUT Std_Logic);END;ARCHITECTURE Behavior OF FreDevider IS SIGNAL Clk:Std_Logic;BEGINPROCESS(Clock)BEGINIF rising_edge(Clock)THENClk<=NOT Clk;END IF; END PROCESS; Clkout<=Clk; END;实体声明（Entity Declaration）结构体定义（Architecture Definition）库、程序包调用例程2-1的功能与例程1-1完全相同，只是程序中多了一行注释。
VHDL中的注释以双连字号“--”标识，类似于C语言中的“//”。
注释对程序结果无任何响应，但可以增加程序的可读性和可维护性。
需要注意的是，在MAX+plusII中，编辑汉字很容易出现乱码，不但影响程序的可读性，而且常常会影响整个程序的编译。
因此，建议读者在写程序注释的时候，尽量用英文（本书中所有例程的注释原为英文，考虑到读者的习惯，所以在编入书中时都译成中文）。
VHDL入门教程
VHDL入门教程VHDL学习（本学习以MAXPLUS10为工具软件）第一章、 VHDL程序的组成一个完整的VHDL程序是以下五部分组成的：库（LIBRARY）：储存预先已经写好的程序和数据的集合程序包（PACKAGE）：声明在设计中将用到的常数、数据类型、元件及子程序实体（ENTITY）：声明到其他实体或其他设计的接口，即定义本定义的输入输出端口构造体（ARCHITECTUR）：定义实体的实现，电路的具体描述配置（CONFIGURATION）：一个实体可以有多个构造体，可以通过配置来为实体选择其中一个构造体1.1库库用于存放预先编译好的程序包（PACKAGE）和数据集合体，可以用USE语句调用库中不同的程序包，以便不同的VHDL设计使用。
库调用的格式：LIRARY 库名USE 库名.所要调用的程序包名.ALL可以这样理解，库在硬盘上的存在形式是一个文件夹，比如库IEEE，就是一个IEEE的文件夹，可以打开MAX PLUSR安装源文件夹，进入VHDL93的文件夹，就可以看到一个IEEE的文件夹，这就是IEEE 库，而里面的文件就是一个个对程序包或是数据的描述文件，可以用文本打开来查看文件的内容。
例如在VHDL程序里面经常可以看到“USEIEEE.STD_LOGIC_1164”，可以这样解释这句话，本序里要用到IEEE 文件夹下程序包STD_LOGIC_1164，而STD_LOGIC_1164是可以在IEEE文件夹的STD1164.vhd文件里面看到的，用文本打开STD1164.vhd，可以看到有一名为“IEEE.STD_LOGIC_1164”PAKAGE定义。
简单的来说，库相当于文件夹，而程序包和数据就相当于文件夹里面的文件的内容（注意：不是相当于文件，因为程序包和数据都是在文件里面定义的，而文件名是和实体名相同的，可以说实体相当于文件）。
到了这里就可以考虑一个问题，“在安装MAX PLUS时有多少个库已经存在的呢”，要得到这个问题的答案，可以打开安装目录下的“VHDL93”文件夹，就可以看到里面有五个文件夹，分别是ATERA、IEEE、LPM、STD、VITAL，也就是说你看到了五个库，分别是ATERA功能库：增强型功能部件，即IP核，包括数字信号处理、通信、PCI和其他总线接口、处理器和外设及外设的功能。
VHDL入门教程
什么是VHDL？
Very high speed integrated Hardware Description Language (VHDL)
★是IEEE、工业标准硬件描述语言 ★用语言的方式而非图形等方式描述硬件电路
容易修改 容易保存
★特别适合于设计的电路有：
复杂组合逻辑电路，如：
• 译码器、编码器、加减法器、多路选择器、地址译码器…...
6、结构体表达
例3-5 ARCHITECTURE arch_name OF e_name IS （说明语句 ） BEGIN arch_name 为结构体名 （功能描述语句） END ARCHITECTURE arch_name;
（说明语句）不是必须的。包括在结构体中需要说明和定义的数据对象、数 据类型、元件调用声明等； （功能描述语句）是必须的。可以是并行语句，顺序语句或是它们的混合。
一个结构体中可以包含任意个进程语句，所有的进程语句都是并行语 句。而由任一进程引导的语句结构属于顺序语句。 文件名不分大小写, 12、文件取名和存盘 VHDL文件后缀扩展名：.vhd， 尽量与实体名一致。
多路选择器VHDL描述小结
【例3-2】 … ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;
例3-4 ENTITY e_name IS PORT (p_name : port_m data_type; ………. p_namei : port_mi data_type); END ENTITY e_name;
VHDL 入门
第 6 章 VHDL 入门
结构体由结构体名称、信号定义语句、结构和功能描述语 句构成，一般有如下两种格式。
格式1： ARCHITECTURE 结构体名 OF 实体名 IS
说明语句 BEGIN
结构描述语句 END ARCHITECTURE [结构体名]； 格式2： ARCHITECTURE 结构体名 OF 实体名 IS
第 6 章 VHD为 “datawidth”的二输入与门实体定义。
[例6.3] ENTITY bus_and IS GENERIC (datawidth：INTEGER:=8)；
PORT ( bus_a：IN BIT_VECTOR(datawidth-1 DOWNTO 0)； bus_b：IN BIT_VECTOR(datawidth-1 DOWNTO 0)； bus_c：OUT BIT_VECTOR(datawidth-1 DOWNTO 0)
或者 ENTITY [实体名] IS [GENERIC(类属参数说明)]； [PORT(端口说明)]； END [实体名]；
第 6 章 VHDL 入门
以上所示的格式中，前者为IEEE VHDL’93标准，后者为 IEEE VHDL’87标准，建议采用IEEE VHDL’93标准的实体定 义格式。
实体定义中“ENTITY”、“IS”、“GENERIC”、“PORT” 和“END ENTITY”是定义实体的关键词，实体定义从 “ENTITY [实体名] IS”开始，至“END ENTITY [实体名]；” 结束。“；”符号表示一句语句的结束，是不可缺少和省略的， 否则在编译时会报错，导致编译失败。VHDL对字母不区分大 小写，即“ENTITY”与“entity”是完全一样的。例6.2是一个简 单实体定义的例子。
VHDL入门教程
VHDL入门教程VHDL（Very High-Speed Integrated Circuit HardwareDescription Language）是一种硬件描述语言，用于设计数字电路和系统。
它是由美国国防部在20世纪80年代早期开发的，并由IEEE 1076标准化。
VHDL可以用于描述电路结构、电路行为和模拟。
一、VHDL概述VHDL是一种硬件描述语言，它允许工程师以更高级的语言编写硬件描述。
它可以描述电路结构、电路行为和模拟。
VHDL可以应用于各种电子系统的设计，从简单的数字逻辑门到复杂的处理器。
二、VHDL基本结构VHDL的基本结构包括实体声明、体声明和结构化代码。
实体声明描述了电路的接口，包括输入和输出。
主体声明描述了电路的行为。
结构化代码定义了电路的结构。
三、VHDL数据类型VHDL提供了多种数据类型，包括标量类型（比如整数和实数）、数组类型和记录类型。
每种类型都有其特定的操作和范围。
四、VHDL信号VHDL中的信号用于在电路中传递信息。
信号可以在过程中赋值，并且具有各种延迟属性。
信号还可以连接到模块的输入和输出端口，以实现电路之间的通信。
五、VHDL实体和体VHDL设计包含实体和体。
实体描述了电路的接口和连接，而体描述了电路的行为。
实体和体之间使用端口来传递信息。
六、VHDL组件VHDL中的组件用于将电路模块化，以实现更高层次的设计和复用。
组件可以在实体中声明，并在体中实例化。
七、VHDL并发语句VHDL中的并发语句用于描述电路中多个同时运行的过程。
并发语句包括并行语句、过程、并行块和并行时钟。
八、VHDL测试VHDL测试包括自动测试和手动测试。
自动测试使用测试工具和仿真器来验证电路的正确性。
手动测试包括使用仿真器进行手工测试和调试。
九、VHDL实例以下是一个简单的VHDL实例，实现了一个4位二进制加法器：```vhdllibrary IEEE;use IEEE.STD_LOGIC_1164.all;entity binary_adder isporta : in std_logic_vector(3 downto 0);b : in std_logic_vector(3 downto 0);sum : out std_logic_vector(4 downto 0);carry : out std_logicend binary_adder;architecture behavior of binary_adder isbeginprocess(a, b)variable temp_sum : std_logic_vector(4 downto 0);variable temp_carry : std_logic;begintemp_sum := ("0000" & a) + ("0000" & b);temp_carry := '0' when temp_sum(4) = '0' else '1';sum <= temp_sum;carry <= temp_carry;end process;end behavior;```上述VHDL代码定义了一个名为`binary_adder`的实体，它有两个4位输入`a`和`b`，一个5位输出`sum`和一个单一位输出`carry`。
VHDL学习入门
第一章第一章 VHDL 设计初步第一节 2选1多路选择器的VHDL 描述例1-1是2选1多路选择器的VHDL 完整描述，即可以直接综合出实现相应功能的逻辑电路及其功能器件。
图1-1是此描述对应的逻辑图或者器件图，图中，a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。
“mux21a ”是此器件的名称，这类似于“74LS138”、“CD4013”等器件的名称。
电路图图1-2是例1-1综合后获得的电路，因而可以认为是多路选择器“mux21a ”内部电路结构。
由例1-1可见，此电路的VHDL 描述由两大部分组成： 1、由关键词ENTITY 引导，以 END ENTITY mux21a 结尾的语句部分，称为实体。
实体描述电路器件的外部情况及各信号端口的基本性质。
图1-1可以认为是实体的图形表达。
【例1-2】 【例1-4】ENTITY mux21a IS ENTITY mux21a ISPORT ( a, b : IN BIT; PORT ( a, b : IN BIT;s : IN BIT; s : IN BIT;y : OUT BIT ); y : OUT BIT );END ENTITY mux21a; END ENTITY mux21a;ARCHITECTURE one OF mux21a IS ARCHITECTURE one OF mux21a ISSIGNAL d,e : BIT; BEGINBEGIN IF s = '0' THENd <= a AND (NOT S) ; y <= a ; ELSEe <= b AND s ; y <= b ; y <= d OR e ; END IF;END ARCHITECTURE one ; END PROCESS;【例1-3】 END ARCHITECTURE one ;. . .ARCHITECTURE one OF mux21a ISBEGINy<=(a AND(NOT s)) OR (b AND s);END ARCHITECTURE one ;【例1-1】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s='0' ELSE b ; END ARCHITECTURE one ;图1-1 mux21a 实体 图1-2 mux21a 结构体2、由关键词ARCHITECTURE引导，以END ARCHITECTURE one结尾的语句部分，称为结构体。
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VHDL入门教程
VHDL（Very High-speed Integrated Circuit Hardware
Description Language）是一种用于设计数字电路的硬件描述语言。
它是IEEE 1076标准中规定的一种语言，广泛应用于数字电路的设计、仿真和
综合等领域。
本文将为大家介绍VHDL的基础知识和入门教程。
一、VHDL的基本概念
1. 实体（Entity）：VHDL代码的最高层次，用于定义模块的输入、
输出和内部信号。
2. 架构（Architecture）：定义了实体中的各个信号和组合逻辑的
行为。
3. 信号（Signal）：表示数据在电路中的传输和操作。
4. 进程（Process）：定义了组合逻辑的行为，用于描述信号之间的
关系。
5. 实体声明（Entity Declaration）：用于描述模块的名称、输入、输出和内部信号。
6. 架构声明（Architecture Declaration）：用于描述模块的内部
逻辑。
二、VHDL的基本语法
1.实体声明语法：
```
entity entity_name is
port ( port_list );
end entity_name;
```
其中，entity_name是实体的名称，port_list是实体的输入、输出和内部信号。
2.架构声明语法：
```
architecture architecture_name of entity_name is
signal signal_list;
begin
process (sensitivity_list)
begin
--逻辑行为描述
end process;
end architecture_name;
```
其中，architecture_name是架构的名称，entity_name是实体的名称，signal_list是架构的内部信号，sensitivity_list是触发事件的信号列表。
三、VHDL的基本例子
下面以一个简单的4位加法器为例介绍VHDL的编写和仿真流程。
1.编写VHDL代码
```vhdl
library IEEE;
use IEEE.std_logic_1164.all;
entity adder_4bit is
port
A, B : in std_logic_vector(3 downto 0);
SUM : out std_logic_vector(3 downto 0);
CARRY_OUT : out std_logic
end adder_4bit;
architecture Behavioral of adder_4bit is
signal CARRY : std_logic;
begin
process(A, B, CARRY)
begin
SUM<=A+B+CARRY;
CARRY_OUT<=CARRY;
end process;
end Behavioral;
```
2.编写测试台代码
```vhdl
library IEEE;
use IEEE.std_logic_1164.all;
entity testbench is
end testbench;
architecture Behavioral of testbench is signal A, B : std_logic_vector(3 downto 0); signal SUM : std_logic_vector(3 downto 0); signal CARRY_OUT : std_logic;
begin
uut: entity work.adder_4bit
port map
A=>A,
B=>B,
SUM=>SUM,
CARRY_OUT=>CARRY_OUT
process
begin
A<="0000";
B<="0001";
wait for 10 ns;
assert (SUM = "0001") report "Fail" severity error;
assert (CARRY_OUT = '0') report "Fail" severity error;
wait;
end process;
end Behavioral;
```
3.仿真与验证
在VHDL环境中，通过仿真工具（如ModelSim）对测试台进行编译和仿真，可以验证设计的正确性。
四、VHDL的进阶知识
1.组合逻辑与时序逻辑
VHDL支持两种逻辑描述方法：组合逻辑和时序逻辑。
组合逻辑描述的是输入信号与输出信号之间的简单关系，而时序逻辑描述的是时间和状态之间的复杂关系。
2.复杂数据类型
VHDL支持多种数据类型，包括标量类型、数组类型、记录类型等。
这些类型可以用于描述模块的输入、输出和内部信号的数据。
3.仿真与综合
VHDL可以通过仿真工具进行功能验证，还可以通过综合工具将VHDL 代码转化为硬件描述语言，用于实际的电路设计。
4.子程序和函数
VHDL支持子程序和函数，可以将复杂的逻辑划分为多个模块，提高代码的重用性和可读性。
五、总结
本文介绍了VHDL的基本概念、语法和例子，还简要介绍了VHDL的进阶知识。
通过学习VHDL，可以掌握数字电路设计的基本技能，为后续的电路设计工作打下坚实的基础。
希望本文对您有所帮助！。