电源完整性分析-网际星空
电源完整性分析
电源完整性设计详解解电源完整性设计详电源完整性设计详解？1、为什么要重视电源噪声问题为什么要重视电源噪声问题？芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。
随着芯片的集成度越来越高，内部晶体管数量越来越大。
芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。
芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。
对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。
芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。
如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。
芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。
除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。
比如电源噪声会影响晶振、PLL、DLL 的抖动特性，AD 转换电路的转换精度等。
由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。
2、电源系统噪声余量分析绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。
例如：对于3.3V 电压，为满足芯片正常工作，供电电压在3.13V 到3.47V 之间，或3.3V±165mV。
对于1.2V 电压，为满足芯片正常工作，供电电压在1.14V 到1.26V 之间，或1.2V±60mV。
这些限制可以在芯片datasheet 中的recommended operating conditions 部分查到。
电源完整性问题以及改进思路分析
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随着工艺尺寸的不断缩小，相对重要的电源完，调整比例为，大约工作电压调整比例为，减少量仅约为频率调整比例为，可以有订阅速递赶快加入订阅！热点下载锂离子电池组的主动充电平衡法分析延长锂离子电池寿命的充电和放电方法投票数 芯片面积调整比例为，只减少2绝对技术指南研讨会推荐：我们将讨论如何在当今的嵌入式设计中应用系统级可编程设计方法。
利用这种方法可助你：排行榜在线研讨会新闻聚合器首页技术文库|业界新闻|产品新知|应用实例|论坛|在线研讨会|深度报道|基础知识库|白皮书放大|调整与转换|功率与驱动|RF/无线|信号处理|信号采集|设计测试有名读者发表评论申请免费杂志订阅收藏打印版推荐给同仁发送查询网友推荐相关文章精品文章在上述缩放条件下，平均有效电流的缩放系数为电压缩放系数的倒数，即由于频率缩放系数为，因此缩放系数为。
? 另外，由于芯片面积缩放系数为，因此每边的缩放系数。
如果每边尺寸更小，并假设电源总线用相同的宽度和间距绘制，那么每条边的并行总线数量减少，或有效电感增加。
缩放倍数为，或IIC-China2010春季展上海 3月15-16日白皮书锂离子电池组的主动充电平衡法分析延长锂离子电池寿命的充电和放电方法投票数1绝对技术指南研讨会推荐：订阅速递赶快加入订阅！热点下载排行榜研讨会推荐：我们将讨论如何在当今的嵌入式设计中应用系统级可编程设计方法。
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芯片设计中的电源完整性分析方法有哪些
芯片设计中的电源完整性分析方法有哪些在当今高度集成的芯片设计领域，电源完整性分析已成为确保芯片性能和可靠性的关键环节。
电源完整性问题若未得到妥善处理，可能导致信号失真、噪声增加、功耗上升以及芯片功能故障等严重后果。
那么，在芯片设计中，都有哪些有效的电源完整性分析方法呢？首先，我们来谈谈直流压降（IR Drop）分析。
这是电源完整性分析中的基础且重要的一步。
芯片在工作时，电流会从电源引脚流入，通过电源网络分配到各个电路模块。
由于电源网络存在电阻，电流通过时会产生电压降。
过大的直流压降会使芯片某些区域供电不足，影响其正常工作。
为了进行直流压降分析，需要建立芯片的电源网络模型，包括电源层、过孔、走线等的电阻信息。
通过模拟电流在网络中的流动，计算出各个节点的电压值，从而评估直流压降是否在可接受的范围内。
接下来是交流阻抗分析。
随着芯片工作频率的不断提高，电源网络的寄生电感和电容对电源完整性的影响愈发显著。
交流阻抗分析主要关注电源网络在不同频率下的阻抗特性。
当电流变化频率较高时，寄生电感会产生较大的感抗，而寄生电容则会在特定频率下形成谐振，导致电源噪声增大。
通过对电源网络进行频域分析，可以确定其阻抗曲线，识别可能存在的谐振点，并采取相应的措施，如添加去耦电容来降低阻抗，减小电源噪声。
电迁移分析也是不容忽视的一个方面。
长时间的大电流通过金属导线会导致原子迁移，从而可能引发导线断裂等可靠性问题。
电迁移分析需要考虑电流密度、温度等因素，评估导线的寿命和可靠性。
通过计算电流密度分布，并结合材料特性和工作环境，预测电迁移可能发生的位置和时间，以便在设计阶段采取优化措施，如增加导线宽度、调整布线等。
电源噪声分析是另一个关键环节。
芯片内部的数字电路在开关状态转换时会产生瞬间的电流变化，这会引起电源电压的波动，即电源噪声。
电源噪声分析旨在评估这种噪声对芯片性能的影响。
通过模拟电路的开关行为，结合电源网络的阻抗特性，可以计算出电源噪声的幅度和频谱。
电源完整性总结
1、电源系统噪声余量分析绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%，。
老式的稳压芯片的输出电压精度通常是±2.5%，因此电源噪声的峰值幅度不应超过±2.5%。
精度是有条件的，包括负载情况，工作温度等限制，因此要有余量。
电源噪声余量计算比如芯片正常工作电压范围为3.13V 到3.47V 之间，稳压芯片标称输出3.3V。
安装到电路板上后，稳压芯片输出3.36V。
那么容许电压变化范围为3.47-3.36=0.11V=110mV。
稳压芯片输出精度±1%，即±3.363*1%=±33.6 mV。
电源噪声余量为110-33.6=76.4 mV。
2、电源噪声是如何产生第一，稳压电源芯片本身的输出并不是恒定的，会有一定的波纹。
第二，稳压电源无法实时响应负载对于电流需求的快速变化。
稳压电源芯片通过感知其输出电压的变化，调整其输出电流，从而把输出电压调整回额定输出值。
第三，负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降，，引脚及焊盘本身也会有寄生电感存在，瞬态电流流经此路径必然产生压降，因此负载芯片电源引脚处的电压会随着瞬态电流的变化而波动，这就是阻抗产生的电源噪声。
3、电容退耦采用电容退耦是解决电源噪声问题的主要方法。
这种方法对提高瞬态电流的响应速度，降低电源分配系统的阻抗都非常有效。
3.1、从储能的角度来说明电容退耦原理当负载电流不变时，其电流由稳压电源部分提供，即图中的I0，方向如图所示。
此时电容两端电压与负载两端电压一致，电流I c 为0，电容两端存储相当数量的电荷，其电荷数量和电容量有关。
当负载瞬态电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够的电流。
但是稳压电源无法很快响应负载电流的变化，因此，电流I0 不会马上满足负载瞬态电流要求，因此负载芯片电压会降低。
但是由于电容电压与负载电压相同，因此电容两端存在电压变化。
电源完整性问题以及改进思路分析
电源完整性问题以及改进思路分析-Ⅱ上网日期: 2008年08月06日有[ 1 ]名读者发表评论申请免费杂志订阅收藏打印版推荐给同仁发送查询网友推荐相关文章∙电源完整性问题以及改进思路分析-Ⅰ(2008-07-29)精品文章∙提高低静态电流LDO负载瞬变响应性能的诀窍∙解决手持式设备设计挑战的几点建议∙电源完整性问题以及改进思路分析-Ⅱ更多精品文章关键字：电源完整性环路电感工艺缩放在本文的第一部分里，详细介绍了电源完整性的基本概念，以及环路电感、L×(di/dt)和工艺对电源完整性的影响等。
这里，将详细介绍电源完整性设计中的最优IR压降方法，以及片上电感对电源完整性所带来的影响。
另外，还将详细介绍像45nm这类更新的工艺节点上，电源完整性经常存在的导致器件良率下降的问题，包括呈2次方或指数式增长的L×(di/dt)噪声，全面电源完整性技术和EDA工具的严重缺乏，无法清楚地理解芯片电源完整性等等。
最后将讨论针对上述这些问题的可能解决方法。
IR压降与片上电感那些更负责任的设计师会遵循最优的IR压降方法，并推导出平均芯片电流会增加，因此需要更多的电源网格金属。
设计师面临着两种选择，一种是增加电源总线的数量，这意味着减少总线间距，一种是增加总线中金属走线的宽度，但受布线要求的约束。
通常设计师会选择增加金属走线宽度，而不选择减少总线间距而使布线更加拥挤，并利用IR压降工具来改善噪声。
遗憾的是，这种解决方案很不实用，特别是当主要的噪声来源是L×(di/dt)时，因为增加金属走线宽度和总线间的轴向隔离度对改善噪声的作用非常有限，甚至会出现负面影响。
除此之外，高频电流通常被限制在电源总线的低电感区域。
上述两种都存在缺陷的方法有一个共同的因素，即它们异乎寻常地依赖于先前的知识和经验，而不是依靠全面的验证来弥补方法的不足。
可以预见的是，这种不适当的依赖性肯定会降低工作质量甚至最终结果，就像包含许多不确定性的金融投资那样，过去的业绩并不能保证未来结果。
电源完整性分析
电源完整性分析姓名：郝晓飞班级：电研-10一、基本概念电源完整性，简称PI（power integrity）.目前，对于信号完整性的分析，除了要考虑反射，串扰以及电磁干扰（EMI）外，电源完整性的分析被人们越来越多的关注，可靠稳定的电源供应成为设计者们研究的一个重要方向。
在以往对信号完整性分析时，一般都假设电源处于绝对稳定的状态，但是随着系统设计对仿真精度的要求不断提高，这种假设越来越不能被接受，因此，PI应运而生。
信号完整性主要与传输线上的质量相对应，电源完整性主要与高速电路系统中电源和地的质量相对应。
在对高速电路进行仿真时，往往因信号参考层的不完整性造成信号回路路径变化多端，从而引起信号质量变差和产品的EMI性能变成，并直接影响信号完整性。
为了提高信号质量、产品的EMI性能，人们开始研究为喜好提供一个稳定、完整的参考平面，随即提出了电源完整性的概念。
二、电源完整性的起因造成电源不稳定的根源主要在于两个方面：一是器件高速开关状态下，瞬态的交变电流过大；二是电流回路存在电感。
从表面形式上来看又可以分为三类：同步开关噪声（SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类；非理想电源阻抗影响；谐振及边缘效应。
电源完整性的作用是为系统所有的信号线提供完整的回流路径。
但是随着科技的发展往往电源完整性得不到实现，其破坏电源完整性的主要因素只要有以下几种：地弹噪声太大，去耦电容设计不合理，回流影响严重，多电源、地平面的分割不当，地层设计不合理，电流分配不均匀，高频的趋肤效应导致系统阻抗变化等等。
三、基于电源完整性考虑的设计分析由上文可以了解到有很多因素可以破坏电源完整性。
在此，通过分析电源电阻的设计，达到避免由于完整性遭到破换影响信号实现功能的目的。
电源噪声的产生在很大程度上归结于非理想的电源分配系统。
电源分配系统的作用是给系统的每一个器件提供足够的电源，使其满足系统要求。
电源之所以波动，本质原因就是电源平面存在阻抗，瞬间电流通过，将产生电压降落和电压摆动。
电源完整性
引言电源完整性这一概念是以信号完整性为基础的，两者的出现都源自电路开关速度的提高。
当高速信号的翻转时间和系统的时钟周期可以相比时，具有分布参数的信号传输线、电源和地就和低速系统中的情况完全不同了。
与信号完整性是指信号在传输线上的质量相对应，电源完整性是指高速电路系统中电源和地的质量。
它在对高速电路进行仿真时，往往会因信号参考层的不完整造成信号回流路径变化多端，从而引起信号质量变差和产品的ＥＭＩ性能变差，并直接影响信号完整性。
为了提高信号质量、产品的ＥＭＩ性能，人们开始研究怎样为信号提供一个稳定、完整的参考平面，并随之提出了电源完整性的概念。
ＥＤＡ厂商Ｃａｄｅｎｃｅ公司资深技术工程师曾指出，在未来的三到五年内，电源完整性设计将取代信号完整性设计成为高速ＰＣＢ设计新的难点和重点。
电源完整性的影响因素及措施电源完整性的作用是为系统所有的信号线提供完整的回流路径。
但在技术高速发展以及生产成本的控制下，往往不能为所有的信号线提供理想而完整的回流路径，这就是说，在高速电路中，不能够简单地将电源和地当作理想的情况来处理。
这主要是因为地弹噪声太大、去耦电容设计不合理、回流影响严重、多电源／地平面的分割不当、地层设计不合理、电流分配不均匀、高频的趋肤效应导致系统阻抗变化等诸多因素都会破坏电源完整性。
地弹噪声地弹噪声也称为同步开关噪声（ＳＳＮ），通常认为是由电路的感应引起的。
当电路中有较大的瞬态电流出现时（比如多条信号线上的信号同时翻转），会在电路分布参数所引起的感性阻抗上产生瞬态电压，进而便引起ＳＳＮ。
芯片封装结构的ＳＳＮ是由于突变的电流流过封装结构的引脚、引线和焊盘等寄生电感所导致。
如芯片的多个输出管脚同时触发时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（０Ｖ）上产生电压波动，此波动对其他共电源／地总线的静态驱动将构成严重的干扰，甚至引起误触发。
信号完整性与电源完整性的仿真分析与设计.doc
信号完整性与电源完整性的仿真分析与设计信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。
在讨论信号完整性设计的性能时，如果指定不同的收发参考端口，就要用不同的指标来描述信号还原程度。
通常情况下指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时，主要使用上升/下降及保持时间等指标来描述信号还原程度。
当指定的参考收发端口是信道编码器输入端及解码器输出端时，就要用误码率来描述信号还原程度。
电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。
同样，对于同一系统中的同一个器件，如果指定的端口不同，那么对正常工作的电源要求也不同。
通常情况下指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的手册中应给出该端口处的相应指标，常用的有纹波大小或电压最大偏离范围。
一个典型背板信号传输的系统示意图如图1所示。
本文中系统一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。
在设计时，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。
但是，由于这些支撑与互联结构会对电信号的传输呈现出一定的频率选择性衰减，因此，会对信号及电源的完整性产生影响。
同时，在相同的传输环境下，不同传输协议及不同数据内容的表达方式具有不同的适应能力，因此，需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。
图1 背板信号传输的系统示意图版图完整性问题、分析与设计上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。
这种层叠平板结构可以由3类元素组成：正片结构、负片结构及通孔。
正片结构有时也被称为信号层，该层上的走线大多为不同逻辑连接的信号线或离散的电源线，在制版光刻中所有的走线都会以相同图形的方式出现；负片结构有时也被称为平面层(细分为电源平面层和地平面层)，该层上基本是相同逻辑的一个或少数几个连接(通常是电源连接或地连接)，用大面积敷铜的方式实现，在光刻工艺中用相反图形来表示；通孔用来进行不同层之间的物理连接。
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本文始於2010年初，2011年開放閱覽，將說明PI不是只看Resonance、Target Impedance來下de-coupling cap.，或看IR drop而已，應先避免電源\地平面不當分割，再下電容加強改善Target Impedance，才是較好的設計方式。
另外還以實例說明做PI模擬時，電容模型輸入正確寄生電感值的重要性，以及分地與合地設計時，近場的差異。
1.Verification of board import1.1 check stack-up1.2 check net1.3 check circuit element2.Resonant mode analysis2.1 未修改前，原分地、分power2.2 部分power plane合併(已合地)2.3 加de-coupling電容(已合地、合power)3.Target Impedance3.1 VDD3.3V for general IO3.2 RF_VDD334.Voltage Drop (IR drop)4.1 Generate sources and sinks4.2 Meshing4.3 Plotting and analyzing results4.3.1. 原分地、分電源4.3.2. 合地、合電源後5.案例分析-- DCDC noise couple5.1 模擬方法描述5.2 模擬結果5.2.1 電流分佈密度5.2.2 近場強度分佈6.問題與討論6.1 為何在數MHz低頻存在resonant頻點?6.2 Resonant 要壓到什麼程度才夠?6.3 Target Impedance要壓到什麼程度才夠?6.4 為何可以用電流密度來解釋合地後noise改善的現象?6.5 如何解釋合地後RF_VDD33的Target Impedance大幅改善的現象?7.補充資料7.1 Compare an microstrip line with different imperfect groundplanes1.Verification of board import1.1 check stack-up (確認堆疊的設定)SIwave v4.0以後的版本，stack-up setting可以存成.stk匯出或匯入。
至於堆疊如何設定可參考此1.2 check netDisplay "Nets tab" by View\Workspaces\Nets, then select somepower/ground net to highlight and check them原分地、分電源的狀況：電源-- RF_VDD33、VDD33、DVDD33VDD1.8、VDDQ=1.8V地-- GNDRF_GND合地、部分電源整合後的狀態：電源-- RF_VDD33、VDD33(VDD33與DVDD33合併)VDD1.8、VDDQ=1.8V地-- GND (所有地都合併)1.3 check circuit element (看import了哪些電容與電感about PI issue)方法一：第一次在SIwave匯入.asc後，會在"Message Window"看到總共匯入多少RLC數目方法二：在.siw中，從"Component Window"的RLC個別項目展開，查看"Local"目錄。
如果發現某些元件無法匯入，請參考此方法三：Edit \ Circuit Element Parameters2.Resonant mode analysis (plane分割的諧振狀態，IC擺放位置的諧振頻點) 2.1 未修改前，原分地、分power不論分地或合地的情況，原始檔案從1M~17MHz就有50個諧振頻點，更別說到1GHz有上千個諧振頻點了。
主因是power plane是破碎的，且沒有擺放足夠的de-coupling capacitor to suppress resonance以下8張圖雖然只看1MHz~16MHz，但產生諧振頻點的位置，已經涵蓋了各路power domain。
目前沒有看到諧振的位置，更高頻段可能還是存在諧振點，只是諧振點實在太多了，先看20MHz以下的。
挑幾個位置下de-coupling capacitor，以抑制2.13M、2.24MHz、3.51M、11.07MHz、12.8MHz、13.7MHz諧振分析至此發現，若不把電源與地適度合併，只靠加de-coupling capacitor要解諧振問題，幾乎不可能。
因為有些地方根本放不下電容，尤其在BGA正下方區域，整個連接非常破碎。
減少諧振的首要原則是，減少不必要的分地或分power，再來才是下電容。
2.2 把VDD33、DVDD3區域合併，重新跑一次諧振模擬(已合地)在下列圈起處，多放32顆0.1uF2.3 加de-coupling電容(已合地、合power)1M~1GHz之間，區域諧振頻點變少了，只剩下高頻的幾個頻點(351M、492M、543M、565M)有大區域的諧振。
在下列圈起處，再多放16顆1nF，則520MHz以下諧振頻點都受到控制了。
至此，已經多加了48顆電容，老闆要砍人了@@3.Target Impedance做PI模擬時，請善用(必須用)Edit \ Pin Group (by SIwave v3.5)功能Tools \ Pin Group Manager (by SIwave v4.0)與Circuit Elements \ Generate on Components (by SIwave v4.0)3.1 VDD3.3V for general IO若地與power都分割，且沒有增加de-coupling電容的最初情況：Target Impedance 在2.5GHz以上會超過10歐姆(紅線)若地合併，VDD33與DVDD3也合併，且增加de-coupling電容的最後情況：Target Impedance維持10歐姆以內(綠線)即使多加了48個電容，對Target Impedance改善很少；試著de-active新加的48顆小電容，發現綠線的PI改善主要是因為合地，而不是下了電容的關係。
但真的多下了48顆電容對PI的貢獻這麼微不足道嗎?? 也不是這樣，上圖的模擬結果是有問題的，因為所套用的0.1uF電容是理想電容，沒有考慮實際電容在高頻的寄生電感與ESR。
原先PCB上匯入的電容，其寄生電感與ESR都默認為理想值0。
下圖則是把所有的by-pass電容，都重新輸入寄生電感值0.4nH (4E-10)、ESR=0.1 Ohm，再跑一次模擬。
下圖的趨勢，才是比較合理的如果模擬時考慮了de-coupling電容的非理想效應，就可以看出合地與多加電容，對於target impedance都有幫助。
參閱電容非理想特性3.2 RF_VDD33若地分割，且沒有增加de-coupling電容的最初情況：Target Impedance在600MHz 以上會超過10歐姆，最高超過100歐姆(紅線)若地合併，且增加de-coupling電容的最後情況：Target Impedance維持20歐姆以內(綠線)4.Voltage Drop (IR drop)希望藉由SIwave所提供的IR drop分析功能，能找出sec. 3.3分地後，Target Impedance特別差的原因4.1 Generate sources and sinks選定Source IC：Edit \ Select \ Single Object，然後選定主IC。
下圖被選定的BGA主IC整個以黃色亮框顯示，且左下角有幾個綠色ball是彼此有細線相連的，即是sec. 3.3中做過pin group的結果。
綠色是指RF_GND，紅色是指RF_VDD33在sec. 3.3是做Target Impedance分析，所以"Generate Ports"時，是選擇建立"Port"。
請先把之前建立的port砍掉。
以同樣的servo power pin group與servo ground pin group，重新建一個"Circuit Element Type"是"Current Source"的物件按"Create"後，就可以在最右邊的"Circuit Elements"欄位內，看到新建的Current Source，然後按"OK"Locate VRM：在板子上RF_VDD的最源頭，放一個3.3V Voltage Source。
Circuit Element \ Voltage Source4.2 MeshingSimulation \ Compute DC Current/Voltage-- "Perform Adaptive Mesh Refinement"一定要記得核選，Mesh R efinement 取1~3可以減少mesh time，一般選3 ~ 8-10-- "Mesh Vias"不選可以跑的比較快，但準度會差一點。
-- Voltage Source (VRM)的negative terminal，記得要設"Negative"4.3 Plotting and analyzing results雖然在前一個設定步驟已經核選"Plot Current Density and voltage Distribution"，理論上按OK開始進行DC Current/Voltage模擬完，會自動跳出模擬結果；但如果沒看到模擬結果，可以從Results \ DC IR Drop \ .. \ Currents/Voltage打開4.3.1 原分地、分電源4.3.1.1 Layer-2 current flow (GND layer)因為一開始沒有選"Mesh Vias"，所以"All Vias"這一項也沒有東西。
J、V、P都核選時，是不會出現單位，但若只選一種(J)，就可以看到單位4.3.1.2 Layer-3 current flow (Power layer)看到這張圖到處都是紅色不用緊張，這是因為這一層是power layer，所有3.3V power domain，因為IR drop差異不大，大家電壓都差不多，所以會看到紅色。