数逻辑期中测验_2013考题答案

AB
00 01 11 10
1 0 1 d d 1 0 1 d 0 0 1 1 0 1 1
F = D+BC+ABC
五. 分析题
1. 理解功能表述，填写各功能表（8分）
AB C 000 001 010 011 100 101 110 111 三变量一致F1 1 0 0 0 0 0 0 1 双”1”检测F2 0 0 0 1 0 1 1 0 奇检验F3 0 1 1 0 1 0 0 1 格雷码 G2G1G0 000 001 011 010 110 111 101 100
F(A,B,C) =
0 A B C 0 1 1 1 0 0 1 0 en
ABC ABC ABC ABC
s2
s1 s0 a0 a1 a2 a3 a4 a5 a6 a7 74LS151 C 0 AB 00 01 11 10
1 1 1
F
1
y
F(A,B,C,)
1
F最简无险象与或式 =
BC AC AB
4. 已知函数的变量为A 、B 、C , 试写出 m6= （
ABC
） M3=（
A BC
）
5. 逻辑函数 F A C AB与G AB AC 的关系是 (
互反
)。 。
6. 在Verilog HDL中，已知 A=4’b1011，B=4’b0101，则 A&B= 4’b0001 7. 已知函数 F A B D ( AC BD) E 则由反演规则的反演式 F （
2013《数字逻辑》期中测验
姓名_____________学号_____________分数___________
一. 填空题 30分（除7小题外每空1分，7小题每空2分）
1. (25.6875)10 = (
110054
)8 = (
19.B
)16
2. 完成下列代码转换
（
5. 由74LS138译码器及逻辑门构成的组合逻辑电路如下，其中输 入信号 A7~A0为地址变量。试填写表格。 （5分）
A2 A1 A0 A7 A6 A5 A4 A3
&
x2 x1 x0 G1 G2A G2B
y0 y1 y2 y3 y4 y5
/Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 /Y7
A7A6A5A4A3 A2A1A0 /Y0有效时 /Y1有效时 /Y4有效时 /Y6有效时 /Y7有效时
1 1 0 0 1 000 1 1 0 0 1 001 1 1 0 0 1 100 1 1 0 0 1 110 1 1 0 0 1 111
y6
y7
≥1
74LS138
6. 分析图示电路，写出F(A,B,C)逻辑表达式，填写卡诺图， 求最简无险象与或式。 （6分）
0 0
0 1 1 0
F
1
0 0 1
F AB AB A . B
F
1 1
六. 设计题 （共35分） 1. 用一片双2-4译码器74LS139及最少的与非门实现下列多输 出函数。F ( A, B, C )
m (1,3,5,6) G ( A, B, C ) m (2,3,4,7)
4 .建立8421码转换成余3码的Verilog HDL行为模型。（6分）
思路：余3码 = 8421码 + 0011 控制输入伪码 module ch8421_yu3(Bin,Yout); input [3:0] Bin; output [3:0] Yout; reg [3:0] Yout; always@(Bin) begin if (Bin<=4’b1001) Yout=Bin+4’b0011; else Yout=4’b0000; end endmodule
)
与或式 F C D A C D AD A B D (
AC B D AD
)
F
与非 与非式 F C D A C A D B D ( )
AC B D AD
四.已知函数 F

M 4 (1,7,9,13,15)

d(2,4,12)
求最简与或表达式。 （6分）
CD 00 01 11 10
2. 逻辑表达式 G ( A B )( AC ) 在什么条件下会出现险象？ 请用增加冗余项的方法消除险象。 （4分）
答：当B=C=0时， 加冗余项 (B+C) 即 会出现险象。
G ( A B )( AC )(B+C)
3. 根据组合电路输入a、b和组合电路输出 f 的波形，列真值表并写出 f (a,b)的逻辑表达式。 （5分） A B A B
15. 当发送信息码(1010110)2且校验位为1时,说明符合 奇 校验约定。 16. 在Verilog HDL 的always 过程中被赋值的变量一定要定义成 reg 类型。
二.选择题（可以多选，每小题各2分）
1. 在函数 F = AB+CD 的 真值表中，F = 1 的状态有多少个___________. (a) 2 (b) 4 (c) 6 (d) 7 (e) 16
( A BD)(( A C )( B D) E ) ( A B D)(( A C )( B D) E )
A
）
对偶规则的对偶式 F （
8.
A 1
）
& 1
F =（ A ）
F AB
“1”
B
（ B） 9. 若使函数 F ( A, B) AB A B 的取值为1，变量A、B的取值应（ 相同 ）。
/E 1
B d
A d
Y 0
0
0 0 0
0
0 1 1
0
1 0 1
a0
a1 a2 a3
module mux4_1(n_en,sel,a,y); input n_en; input [3:0] a; input [1:0] sel; output y; reg y; always @(n_en or sel or a) begin if(!n_en) case (sel) 2'b00:y=a[0]; 2'b01:y=a[1]; 2'b10:y=a[2]; 2'b11:y=a[3]; default y=0; endcase else y=0; end endmodule
258
）10 ）8421 ）余3码 ）格雷BCD
（0010 1011 1110）2421
（ 0010 0101 1000 （ 0101 1000 1011 （ 0011 0111 1100
3 3. 已知 X= 128 ，写出所对应的一字节长（1位符号，7位数值）的
反码及补码,则：[X]反 = （ 1.1111100 ）；[X]补 = （ 1.1111101 ）
9. 已知 F=∑m3(0,1,4,5)，则
F M 3( F m3( F M 3(
10.
2,3,6,7 ) 2,3,6,7 ) 0，4， ) 1, 5
电路的特征。 变量赋
“电路的稳态输出仅与当前的输入有关”是 组合
11. 在Verilog HDL中，持续赋值语句assign只能对 值。
d
C 2. 如图所示波形，A、B为输入，F为输出，其反映的逻辑关系是________.
A B F
(a) F = A· B
(b) F = A+B
(c) F = AB
(d) 无法判断
3. 当函数 F ( A, B ) ( A B AB )( A B )( A B ) 的取值为1 时， 则A、B的取值应 是 (a) 00 (b) 11
3 .请用Verilog HDL数据流描述方式描述 F AB CD 的逻辑功能。（6分）
module ff_1(A,B,C,D,F); input A,B,C,D; output F; wire w1,w2; assign w1=A&B; assign w2=~(C&D); assign F=w1|w2; endmodule
连线型 （wire)
12. 描述时序电路时,Verilog HDL中的always应使用
边沿型 敏感列表。
奇数 个 . 。
。 。 。 13. 若 A1 A2 An A1A2 An ，则变量个数必须为 14. 在8’d32和5‘b2中，符合Verilog HDL数值定义规则的是 8’d32
a, b
。 (d) 以上均不对
(c) 10
三. 判断题（6分） 已知函数的卡诺图，判断函数的最简表达式正确与否，不 正确的，改正。
AB CD 00 00 1 01 1 11 0 10 1
01 1 1 0 0
11 1 0 0 1
10 1 0 0 1
或与式 F ( A D)(C D)( A B C ) ( ( A D)(C D)( A B C )
3 3
（6分）
74 LS139
1G 1Y0 1 B 1Y1 1 A 1Y 2 1Y 3 2Y0 2G 2Y1 2 B 2Y 2 2 A 2Y 3
m0
设F、G的变量均 为ABC，高位A用 A 于扩展，BC依次 接1B(2B)和1A(2A)。
B C
& F
&G
1
B C
m7
2. 用Verilog HDL描述一个带有负有效使能端的四选一多路选择器， 当使能端无效时，多路选择器输出为0。要求写出功能表，逻辑表 达式，列出程序清单。（6分）