哈工大数电大作业——学号后三位为模的计数器
哈工大数电自主设计实验实验报告
姓名班级学号实验日期节次5-6 教师签字成绩实验名称简易数字钟的设计1.实验目的〔1〕用计数器相关知识设计一个简易的数字钟，分和秒为六十进制。
〔2〕了解中规模计数器的应用，通过独立设计和实践掌握74LS00和74LS161等芯片的功能。
〔3〕锻炼动手能力，通过实际操作稳固所学知识，培养学习兴趣。
本实验旨在以计数器为核心，设计和调试出六十进制计数器，并进行两个六十进制计数器的级联。
选用了74LS161芯片来设计一个六十进制计数器，然后和74LS90构成的六十进制计数器进行级联，得到数字时钟。
74LS161芯片为集成同步加法计数器，具有清零、置数、保持等功能，其引脚图如下：74LS00芯片的管脚图如下：用74LS161实现异步进位级联六十进制计数器，高位芯片的时钟端来自低位芯片的输出端Q3，低位芯片采用异步清零法实现十进制计数器，高位芯片也采用同样的方法实现六进制计数器，级联后得到六十进制计数器。
当74LS161所构成六十进制计数器的高位芯片为六进制计数器，当输出为0110时控制清零端进行清零，由0110变为0000，Q3会产生一个下降沿，将Q3端通过一个与非门连到74LS161的CP端，经过与非门后的下降沿变为上升沿，触发74LS161芯计数。
用实验板上输出周期为1s的方波信号，加到低位74LS161芯片计数器的输入端，即可带动整个时钟开始跳动。
分和秒为六十进制，循环计时。
用Multisim13.0绘制实验电路图如下：4. 仪器设备名称、型号数字电子技术实验箱直流稳压电源数字万用表74LS161、74LS00芯片导线假设干接通电源后，秒个位显示0到9，秒十位显示0到5，分个位显示0到9，分十位显示0到5。
最大输出为59分59秒，之后回0，循环计数。
仿真结果如下列图，左上为秒低位，右上为秒高位，左下为分低位，右下为分高位。
6.详细实验步骤及实验结果数据记录〔包括各仪器、仪表量程及内阻的记录〕〔1〕检查导线是否完好〔2〕按电路图所示连好电路。
哈工大数电课本课后习题答案
[00100011-00010010]补=[00100011]补+[-00010010]补=00010001=[00010001]补
00100011-00010010=00010001
(b) [00001100]补=00001100
[-00100000]补=11100000
[00001100-00100000]补=[00001100]补+[-00100000]补=11101100=[10010100]补
= AC + BC + AB
【3-12】解：
CD AB 00
CD AB 00 01 11 10
00
11 1
01 1 1 1 1
11 1 1
1
11 1 1
1
10 1 1 1 1
10 1 1 1 1
四种： F1 = AB + CD + AC + BD F2 = AB + CD + AD + BC
先画出 Y1 和 Y2 的卡诺图，根据与、或和异或运算规则直接画出 Y1 ⋅ Y2 ，Y1 + Y2 ，Y1 ⊕ Y2
的卡诺图，再化简得到它们的逻辑表达式：
CD AB 00 01 11 10
00
111
01
11
11 1 1 1 1
10
11
CD AB 00 01 11 10
00
11
01
1
11
1
10
111
00001100-00100000=10010100
(c) [01111100]补=01111100
[-01000011]补=10111101
[01111100-01000011]补=[01111100]补+[-01000011]补=00111001=[00111001]补
计数器(Counter) 数电课件
2. N进制计数器的构成方法
Ⅰ. 用同步清零端或置数端归零构成N进制计数器
数器。 M通常又叫做计数器的容量，或计数器的计数长度。
3. 分类
Ⅰ. 计数器按计数进制可分为二进制计数器、十进制计数器和N进制计数器； Ⅱ. 按计数的增减趋势可分为加法计数器、减法计数器和可逆计数器；
Ⅲ. 按计数器中各触发器的状态翻转是否与计数脉冲同步分为同步计数器和异步计数器。
二、二进制计数器 1. 二进制同步计数器
CP0 CP
CP1 Q0n CP2 Q1n
CP3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q3n Q1n
Q n 1 2
Q2n
Q n 1 3
Q2nQ1n
D触发器特性方程 ⑥. 驱动方程组
Qn1 D
D0 Q0n；
二进制同步减法计数器的级间连接规律 ①. 驱动方程组
T0 J0 K0 1；
T1 J1 K1 Q0n；
T2 J2 K2 Q1n Q0n；
L
L
Ti
Ji
Ki
Q Q n n i1 i2
L
Q1n Q0n
i 1
Q
n。
j
计数器模的计算公式
计数器模的计算公式计数器是一种常见的电子电路器件，它可以在电子系统中用来计量电路运行的次数。
计数器模的计算公式是计数器的输出值与模值之间的关系，即计数器的输出值除以模值的余数。
计数器的模是指计数器可以计数的最大值。
例如，一个模为8的计数器意味着它能够计数从0到7的8个不同的值（即0、1、2、3、4、5、6、7），达到8之后又会回到0重新计数。
计数器的模的计算可以通过以下公式得出：模=(2^n)-1其中，n为计数器的二进制位数。
二进制位数是指计数器的输入和输出端口所需的位数，等于计数器能够表示的不同状态的个数。
在真实的计数器电路中，比如4位二进制计数器，它的二进制位数为4，那么它的模可以通过上述公式计算出来：模=(2^4)-1=16-1=15这表示这个4位二进制计数器可以计数从0到15的16个不同的值。
1.计数器的模必须是正整数，因此计数器的二进制位数n必须是非负整数。
2.计数器的模必须大于或等于计数器的输出值，否则计数器将无法正常工作。
3.计数器的模值决定了计数器的周期性。
当计数器的输出值等于模值时，计数器将重新开始计数。
除了上述的基本模的计算公式，还有一些其他类型的计数器模的计算公式。
1.分频器计数器模的计算：分频器计数器是一种特殊的计数器，它可以实现对输入时钟信号进行分频。
这种计数器的模可以通过输入时钟信号的频率和输出信号的频率来计算。
例如，一个分频比为N的计数器，如果输入时钟频率为f，输出信号频率为f'，那么它的模可以通过以下公式计算：模=f/f'2.累加模计数器模的计算：累加模计数器是一种特殊的计数器，它可以实现对输入信号的累加计数。
这种计数器的模可以通过输入信号的周期和输出信号的周期来计算。
例如，一个累加周期为T的计数器，如果输入信号周期为T'，那么它的模可以通过以下公式计算：模=T/T'总之，计数器模的计算公式是计数器的输出值与模值之间的关系。
通过计数器的模可以确定计数器的最大计数范围和周期性，对于电子系统中的计数器应用非常重要。
单片机原理及应用_哈尔滨工业大学_7 第6讲定时器计数器_1 61AT89S51单片机的定时器计数器简介
Harbin Institute of Technology
主讲人 赵光权
1
定时器/计数器简介
定时/计数的需求无处不在！工业检测工业制仪器仪表航天发射
AT89S51有两个可编程的定时器/计数器T1、T0，可满足需要。 介绍定时器/计数器的结构与功能，2种工作模式和4种工作方式。 介绍定时器/计数器的编程及应用实例。
4
2
定时器/计数器简介
定时器/计数器总体结构
定时器/计数器总体结构 T0由特殊功能寄存器TH0、TL0构成， T1由特殊功能寄存器TH1、TL1构成， T0，T1受TCON和TMOD控制。
3
定时器/计数器简介
定时器/计数器内部结构（T1)
定时器工作模式:对内部时钟信号计数。由于时钟频率是定值，所以可 根据计数值可计算出定时时间。 计数器工作模式：是对加在T1（P3.5）引脚上的外部脉冲进行计数。
数电实验之计数器
计数器一实验目的1、掌握中规模集成计数器的逻辑功能及使用方法。
2、学习运用集成电路芯片计数器构成N位十进制计数器的方法。
二实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。
根据计数的增减趋势分，又分为加法、减法和可逆计数器。
另外，还有可预置数和可编程功能的计数器等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。
如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。
例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。
74192功能见表表19.1*表中符号和引脚符号的对应关系：CR = CLR—清零端；LD= LOAD—置数端（装载端）CP U = UP—加计数脉冲输入端CP D = DOWN—减计数脉冲输入端CO——非同步进位输出端（低电平有效）BO——非同步借位输出端（低电平有效）D3 D2 D1 D0 = D C B A—计数器数据输入端Q D Q C Q B Q A—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。
如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。
实验一 模可变计数器
南昌大学实验报告学生姓名：柳宇航学号：6102113025专业班级：通信工程中兴131班实验类型：□验证□综合□设计□创新实验日期：2015.10.22实验成绩：实验一模可变计数器的设计（一）实验要求完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下：1、设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定）的数，没按下时模为100-199之间（具体数值自行确定）的数；2、计数结果用三位数码管十进制显示。
（二）实验步骤1.选定M=0时，实现模值为17的计数；M=1时，实现模值为119的计数。
2.建立工作库文件夹，输入计数器的Verilog代码并存盘。
3.选目标器件CycloneII中的EP2C35F672C8并编译。
4.建立仿真波形文件，设置仿真结束时间和输入条件，进行波形仿真。
图1仿真波形的建立图2M=0时模17计数仿真M=0时,计数到16，灯亮M=1M=0复位M=1时,计数到118，灯亮图3M=1时模119计数仿真波形分析：当RST为高电平时，计数清零。
当RST为低电平，使能位EN为高电平时，开始计数：模控制位M为低电平时，则计数器记到16时归0后重新计数，实现模为17的计数功能；模控制位M为高电平时，则计数器记到118时归0后重新计数，实现模为119的计数功能。
当EN 为低电平时，暂停计数。
5.管脚分配clk PIN_C13en PIN_A5m PIN_B5rst PIN_A6sel[0]PIN_G18sel[1]PIN_G17sel[2]PIN_G16SG[0]PIN_F13SG[1]PIN_F14SG[2]PIN_F15SG[3]PIN_E15SG[4]PIN_F16SG[5]PIN_F17SG[6]PIN_E18SG[7]PIN_F18d[0]PIN_H106.下载测试。
下载到实验箱上测试，下推K7（M=0），可以从实验箱数码管观察到0～16模17计数。
哈工大数字电路大作业
数电大作业（一）1120410104 周胜阳一、题目要求（一）、基本要求1）编写相关源程序;2）给出相关仿真电路图/状态转换图和仿真波形图.（二）、设计任务利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换如图所示。
图1要求其转换状态表如图（2）所示。
图2二、设计思路1、整体思路：由分析可知这是一个Moore型状态机，利用QuartusII软件进行Verilog HDL语言的输入，并生成仿真电路图，然后利用QuartusII自带的testbench文件生成功能生成testbench 文件，自己进行适当的修改，然后在QuartusII软件中调用Modelsim 软件进行仿真，记录仿真波形。
三、程序设计1.在QuartusII软件下建立工程文件，并选择Verilog HDL 语言输入模式，输入如下代码：module zsy1(clk,din,out);input clk,din; //定义输入输出output out;reg outparameter S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11; //定义四种状态的值reg [1:0]state1=S0,state2; //定义初态与次态always@(posedge clk) //每当时钟上升沿是，将次态的值给现态beginstate2<=state1;endalways@(state1 or din)begincase(state1) //判断现态的值S0:beginout=0;if(din==0)state2=S0;else state2=S1;endS1:beginout=0;if(din==0)state2=S0;else state2=S2;endS2:beginout=0;if(din==0)state2=S0;else state2=S3;endS3:beginout=0;if(din==0)state2=S0;else state2=S3;endendcaseendendmodule2.仿真电路图：Post FittingPost MappingRTL3.生成testbench文件，修改timescale 1 ns/ 1 ns //确定延时单位为1ns和精度为1nsmodule zsy1_vlg_tst();reg clk;reg din;wire out;zuoye1 i1 (.clk(clk),.din(din),.out(out)); initial beginclk=0;din=1; //产生100110111011110111110序列#1 din=0;#2 din=1;#2 din=0;#1 din=1;#3 din=0;#1 din=1;#4 din=0;#1 din=1;#5 din=0;#1 din=0;#1 $stop();// --> end$display("Running testbench");endalwaysbegin#(0.5) clk=~clk; //每0.5ns翻转一次，即周期为1nsendendmodule四、实验结果调用Modelsim软件进行仿真，待检测序列为10011001110011110011111001，仿真波形图如下所示由仿真图可以看出，只有当输入din为连续三个或者三个以上（本测试用的是连续3,4,5个高电平）高点平时，输出op的值才为1，且状态转化符合状态转化图的要求，可认为达到了题目的要求。
模可控计数器的设计
模可控计数器的设计-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN
杭州电子科技大学
实验报告
实验课程名称EDA技术
实验序号3
实验内容模可控计数器的设计班级
姓名张学涌
学号
指导教师黄继业
二○一一年十一月十日
实验目的与要求
实验目的：进一步学习quartus的文本设计，仿真，测试，以及硬件下载测试；
实验名称：模可控计数器的设计
实验原理
可用并行预置的加法器实现；将计数进位与预置数加载输入信号端或计数复位端相接，当计数值溢出时，在下一时钟预置的值加载进计数器，然后计数器再从这个预置数重新计数，从而实现模可控的计数器；
实验内容
模可控计数器的文本编辑如图：
仿真后的波形图为：
由图可以知道，几乎没有毛刺。
这是一个8位的计数器，预置数为F1，当计数到FF的时候，出现溢出，同一时刻LD（keep属性）变成1,。
到下一时刻的时候，计数器加载预置数，即F1，同一时刻PM变成1，然后计数器再从F1 重新计数，直到ＦＦ时又重新加载；
仿真后的RTL图为：
资源利用情况：
由图可以看到资源利用得非常少；
总结与体会
通过模可控器的设计，我懂得如何设计计数器的思路和原理，收获很深刻！。
哈工大数电自主设计实验_进制可选计数器设计
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表5 进制可选计数器数据记录（S2S1S0=100）
CP
Q3
Q2
Q1
Q0
LED显示（对应的十进制数）
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数电自主设计实验
进制可选计数器设计
2012年12月
进制可选计数器设计
一、实验目的
1、利用实验室现有芯片设计一进制可选的加法计数器；
2、 根据该电路设计思想和实验结果提出实现任意进制计数器的一种方案。
二、实验原理
1、计数器是最常见的时序逻辑电路，广泛应用于计数、定时、分频等场合。每个计数循环中所含不同状态的个数称为计数器的进制数。常见的计数器有以下几种：
直流稳压电源
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数字电子技术应用Verilog HDL设计计数器
学院:航天学院
班级:
学号:
姓名:
教师:
设计要求：利用Verilog HDL设计一个以自己学号后三位为模的计数器。
设计步骤：首先我的学号后三位为114，因此计数器范围是0到113一共114个数。
然后根据此要求编写功能程序以及激励源的相关程序，第三步在modelsim下进行实验调试，看所编程序能否实现预期功能，然后再把相关实验数据截图记录。
程序代码：
modulejishuqi(out,reset,clk);
output [7:0] out;
inputreset,clk;
reg [7:0] out;
always @(posedgeclk)
begin
if(!reset)out<=8'h00;
else if(out>=113)out=8'h00;
else out<=out+1;
end
endmodule
激励源设置程序：
`timescale 1 ns/ 1 ps
modulejishuqi_test();
regclk;
reg reset;
wire [7:0] out;
jishuqi i1 (
.clk(clk),
.out(out),
.reset(reset)
);
initial
begin
#1 clk=0;
#10 reset=0;
#40 reset=1;
end
always #20 clk=~clk ;
endmodule
Modelsim仿真波形图：
注二进制数01110001化成十进制数为113，因此得到了正确的波形图。
RTL Viewer
Technology Map Viewer。