三人多数表决电路之欧阳学文创编之欧阳家百创编
项目2三人多数表决电路设计
1
一、设计思路
1．使用中、小规模集成电路来设计组合电路是最常 见的逻辑电路设计方法。设计组合电路的一般步骤如图所 示。
2
2．组合逻辑电路的设计
步骤：①根据对逻辑功能要求，列真值表
②由真值表写出逻辑表达式 ③根据要求化简和变换逻辑函数表达式 ④根据要求画出逻辑图 ⑤芯片选择，接成实物 ⑥分析并比较设计的优劣 设计目标：电路简单，所用器件最少,可靠性好等
YAB C A BCAC B AB A C BC A BCAC B ABC
Y 3Y 5Y 6Y7
引脚图
A0 A1 A2
S3 S2 S1 Y7
GND
1 2 3
4 74138
5 6 7 8
16 V CC 15 Y 0
14 Y 1
13 Y 2
12 11 10
Y3 Y4
9 Y5
Y6
Y
&
Y7Y6Y5Y4Y3Y2Y1Y0
74138
A2 A1A0
S 3 S 2 S1
ABC '0''0''1'
8
方法三：（用8选1数据选择器74LS151实现设计）
YA B B C AC
1 .Y A C A B A B B A C B C C m 6 m 7 m 3 m 5
.
3
二、三人表决电路设计
要求：设计一个三人表决电路，结果按“少数 服从多数”的原则决定。
方法：
（1） ：只用74LS00 ，74LS10实现。
（SSI设计）
（2） ：用74LS138和74LS10实现。
项目2三人多数表决电路设计PPT课件
根据原理图，使用版图编辑软件绘制电路的物理 版图，包括元件封装和布局等。
制版与制作
将版图送至制造工厂进行制版和制作，最终得到实际运 行的电路板。
03
电路元件选择与布局
电路元件的选择
开关元件
选择具有低电阻、高耐压、 低漏电流的开关，以确保电
路的稳定性和可靠性。
逻辑门电路
电阻器
电容器
根据电路逻辑需求，选择 适当的逻辑门电路，如 AND、OR、NOT等。
感谢观看
THANKS
使用标准模板和封装可以提高 布局和布线的效率和质量。
04
电路仿真与调试
电路仿真工具介绍
01
02
03
Multisim
一款流行的电路仿真软件， 具有丰富的元件库和强大 的仿真功能，适用于模拟 和数字电路的仿真。
LTSpice
一款适用于模拟电路仿真 的软件，具有低噪声、高 精度和快速的仿真速度。
PSpice
去耦电容布局
在元件电源引脚附近放置适当 容量的去耦电容，以减少电源
噪声对电路的影响。
元件布局与布线技巧
元件排列
将相同类型的元件排列在一起 ，便于识别和替换。
电源和地线优先
先布置电源和地线，再布置其 他线路。
优化布线顺序
按照信号流向和重要程度优化 布线顺序，先布关键信号线， 后布次要信号线。
使用模板和封装
高效的电路设计可以提高设备 的性能，降低能耗，延长使用 寿命。
三人多数表决电路的应用场景
01
三人多数表决电路是一种常见的 逻辑电路，广泛应用于决策系统 、控制系统和安全系统等领域。
02
在某些需要集体决策的场景中， 如投票、安全检查等，三人多数 表决电路可以用来实现决策的公 正性和准确性。
电器可编程控制原理戏台答案 第三版之欧阳音创编
第一章常用低压电器1-1 闸刀开关在安装时，为什么不得倒装？如果将电源线接在闸刀下端，有什么问题？解：如果闸刀开关倒装，在闸刀开关拉闸断电时，其动触头有可能因重力下落使闸刀开关合闸造成危险。
如果将电源线接在闸刀下端，在闸刀开关拉闸断电时，其动触头上带电，不安全。
1-2 哪些低压电器可以保护线路的短路？解：保护线路的短路的低压电器主要有熔断器和断路器。
1-3 常用的低压熔断器有哪些类型？解：常用的低压熔断器有插入式熔断器、螺旋式熔断器、无密封管式熔断器和有密封管式熔断器。
1-4 断路器有哪些保护功能？解：断路器的过电流脱扣器用于线路的短路和过电流保护，热脱扣器用于线路的过负荷保护，失压(欠电压)脱扣器用于失压保护。
1-8 空气阻尼式时间继电器的通电延时型电磁机构和断电延时型电磁机构相同吗？通电延时型时间继电器可以改为断电延时型时间继电器吗？解：JS7型空气阻尼式时间继电器的通电延时型电磁机构和断电延时型电磁机构相同，只要将电磁机构旋转180度安装就可将通电延时型时间继电器改为断电延时型时间继电器。
反之亦然。
1-9热继电器在电路中起什么作用？其工作原理是什么？热继电器接点动作后，能否自动复位？解：热继电器在电路中起过载保护作用，常用于保护电动机。
热继电器主要由双金属片和热元件组成，热元件串接于电路中，当电动机正常运行时，其工作电流通过热元件产生的热量不足以使双金属片变形，热继电器不会动作。
当电动机发生过电流且超过整定值时，双金属片的热量增大而发生弯曲，经过一定时间后，使触点动作，通过控制电路切断电动机的工作电源。
热继电器接点动作后，热元件也因失电而逐渐降温，经过一段时间的冷却，双金属片恢复到原来状态。
如将复位螺丝旋出，触点不能自动复位，为手动复位置方式。
如将复位螺丝旋入，触点能自动复位，为自动复位置方式。
1-10按钮和行程开关有什么不同？各起什么作用？解：按钮和行程开关都是主令电器，结构基本相同，不同的是按钮用手来操作的，行程开关是由机械来操作的。
实验一三人表决电路
实验名称：三人多数表决电路学生姓名：班级：学号：
一、实验目的及要求:
1.实验目的：
(1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。
(2)学会对实验板上的FPGA/CPLD进行编程下载。
(3)硬件验证自己的设计项目。
2.实验要求：
用与非门设计三人多数表决电路。
(1)要求所设计的电路有三个输入端：A 、 B 、 C
(2)一个输出端：Y
(3)要求对所设计的电路仿真。
(4)下载到实验板上。
二、实验原理：
根据三人多数表决的要求可知：输出
Y+
=①
+
AC
BC
AB
若用与非门进行设计，则对①式右端进行两次取反即可得到下式：
(('AC
AB
Y=②
BC
)'
()
)'
()'
由②式易知整个电路由三个二输入的与非门和一个三输入的与非门组成。
三、实验步骤：
⒈原理图输入
在QuartusⅡ软件界面下，在bdf
.文件中输入原理图如下：
⒉依次进行编译、综合、适配等步骤。
批阅老师：年月日
⒊建立波形文件并对其进行仿真，其中功能仿真图形如下：
其时序仿真图形如下：
四、实验说明：
时序仿真相比功能仿真更符合实际，输出端会有一定的延时。
批阅老师：年月日。
三人多数表决电路
真验十九三人普遍表决电路的安排之阳早格格创做一、安排脚段1、掌握用门电路安排拉拢逻辑电路的要领.2、掌握用中规模集成拉拢逻辑芯片安排拉拢逻辑电路的要领.3、央供共教们不妨根据给定的题目，用几种要领安排电路.二、安排央供1、用三种要领安排三人普遍表决电路.2、分解百般要领的便宜战缺面.3、思索四人普遍表决电路的安排要领.央供用三种要领安排一个三人普遍表决电路.央供自拟真验步调，用所给芯片真止电路.三、参照电路设按键共意灯明为输进下电仄（逻辑为1），可则，没有按键共意为输进矮电仄（逻辑为0）.输出逻辑为1表示赞成；输出逻辑为0表示表示阻挡于.根据题意战以上设定，列逻辑状态表如表19-1.由逻辑状态表可知，能使输出逻辑为1的惟有四项：第4、6、7、8 项.故，表决器的辑逻表白式应是：从化简后的逻辑表白式可知，前一项括号中表白的是一个同或者门闭系.果此，做逻辑图如下.经时常使用去安排拉拢逻辑电路的MSI芯片主假如：译码器战数据采用器.安排步调前几步共上，写出的逻辑函数表白式不妨没有化简，曲交用最小项之战的形式，而后根据题图19—1 三人表决电路目央供采用符合的器件，而且绘出本理图真止.四、真验设备与器件本真验的设备战器件如下：真验设备：数字逻辑真验箱，逻辑笔，万用表及工具；真验器件：74LS00、74LS20、74LS138、74LS153等.五、真验报告央供1、写出简曲安排步调，绘出真验线路.2、根据真验截止分解百般安排要领的便宜及使用场合.真验二十序列脉冲检测器的安排一、安排脚段1、教习时序逻辑电路的安排与调试要领.2、相识序列脉冲爆收器战序列脉冲检测器的功能辨别及安排要领.二、安排央供及技能指标1、安排一个序列脉冲检测器，当连绝输进旗号110时，该电路输出为1，可则输出为0.2、决定合理的总体筹备.对于百般筹备举止比较，以电路的进步性、结构的繁简、成本的下矮及创造的易易等圆里做概括比较.自拟安排步调，写出安排历程，采用符合的芯片，完毕绘出电路图.3、组成系统.正在一定幅里的图纸上合理筹备，常常是按旗号的流背，采与左进左出的程序晃搁各电路，并标出需要的证明.注意：还需安排一个序列脉冲爆收器，动做序列脉冲检测器的输进旗号.4、用示波器瞅察真验中各面电路波形，并与表里值相比较，分解真验论断.三、安排证明与提示图20-1串止输进序列脉冲检测器本理框图.它的功能是：对于输进旗号X逐位举止检测，若输进序列中出现“110”，当末尾的“0”旗号序列仍为“110”端Z为“0”.时钟CP12345678输进X01101110图20-1 串止输进序列脉冲检测器本理框图输出Z00010001调试重心：1、分块调试，即先调试出序列脉冲爆收器的电路，再调试序列脉冲检测器的电路.2、序列脉冲爆收器战序列脉冲检测器应包管共步.脉冲爆收器电路的形式很多，为使电路简朴化，不妨用十进造计数器的最下位动做输出.四、真验设备与器件本真验的设备战器件如下：真验设备：数字逻辑真验箱、单踪示波器、逻辑笔，万用表及工具；真验器件：74LS00、74LS112、74LS290、555定时器战电阻电容若搞.四、安排报告央供1、绘出总体本理图及总电路框图.2、单元电路分解.3、尝试截止及调试历程中所逢到的障碍分解.真验十一多路才华抢问拆置一、真验脚段1、教习数字电路中D触收器、分频电路、多谐振荡器、CP时钟脉冲源等单元电路的概括使用.2、认识多路才华抢问拆置的处事本理.3、相识简朴数字系统真验、调试及障碍排除要领.二、真验本理图11-1为供四人用的才华抢问拆置线路，用以推断抢问劣先权.图11-1才华抢问拆置本理图图中F1为四D触收器74LS175，它具备大众置0端战大众CP端,引足排列睹附录；F2为单4输进与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢问电路中的CP时钟脉冲源，抢问开初时，由主持人扫除旗号，按下复位开闭S，74LS175的输出Q1～Q4齐为0，所有收光二极管LED均燃烧，当主持人宣布“抢问开初”后，最先做出推断的参赛者坐时按下开闭，对于应的收光二极管面明，共时，通过与非门F2收出旗号锁住其余三个抢问者的电路，没有再交受其余旗号，曲到主持人再次扫除旗号为止.三、真验设备与器件1、+5V曲流电源；2、逻辑电仄开闭；3、逻辑电仄隐现器；4、单踪示波器；5、数字频次计；6、曲流数字电压表；7、74LS175、74LS20、74LS74战74LS00.四、真验真质与步调1、尝试各触收器及各逻辑门的逻辑功能.2、图11-1交线，抢问器五个开闭交真验拆置上的逻辑开闭、收光二极管交逻辑电仄隐现器.3、断开抢问器电路中CP脉冲源电路，单独对于多谐振荡器F3及分频器F4举止调试，安排多谐振荡器10K电位器，使其输出脉冲频次约4KHz，瞅察F3及F4输出波形及尝试其频次.4、试抢问器电路功能交通+5电源，CP端交真验拆置上连绝脉冲源，与沉复频次约1KHz.（1）抢问开初前，开闭K1、K2、K3、K4均置“0”，准备抢问，将开闭S置“0”，收光二极管齐燃烧，再将S置“1”.抢问开初，K1、K2、K3、，K4某一开闭置“1”，瞅察收光二极管的明、灭情况，而后再将其余三个开闭中任一个置“1”，瞅察收光二极的明、灭有可改变.（2）沉复（1）的真质，改变K1、K2、K3、K4任一个开闭状态，瞅察抢问器的处事情况.（3）完齐尝试断开真验拆置上的连绝脉冲源，交进F3及F4，再举止真验.五、真验预习央供若正在图11-1电路中加一个计时功能，央供计时电路隐现时间透彻到秒，最多节造为2分钟，一朝超出限时，则与消抢问权，电路怎么样矫正.六、真验报告1、分解才华抢问拆置各部分功能及处事本理.2、归纳数字系统的安排、调试要领.3、分解真验中出现的障碍及办理办法.真验十二数字电子秒表一、真验脚段1、教习数字电路中JK触收器、时钟爆收器及计数、译码隐现等单元电路的概括应用.2、教习电子秒表的调试要领.二、真验本理图12-1为电子秒表的电本理图.按功能分成三个单元电路举止分解.1、统造电路图12-1中单元Ⅰ为用集成JK触收器组成的统造电路为三进造计数器，图12-2为三进造计数器的状态变换图.其中00状态为电子秒表脆持状态, 01状态为电子秒表浑整状态, 10状态为电子秒表计数状态.JK触收器正在电子秒表中的本能是为计数器提供浑整旗号战计数旗号.注意：调试的时间先对于JK触收器浑整.2、时钟爆收器图12-1中单元Ⅱ为用555定时器形成的多谐振荡器，是一种本能较佳的时钟源.安排电位器 RW ，使正在输出端3赢得频次为50HZ 的矩形波旗号，当JK 触收器Q2＝1时，门5开开，此时50HZ 脉冲旗号通过门5动做计数脉冲加于计数器①的计数输进端CP2.4、计数及译码隐现二—五—十进造加法计数器74LS90形成电子秒表的计数单元，如图12-1中单元Ⅲ所示.其中计数器①交成五进造形式，对于频次为50HZ 的时钟脉冲举止五分频，正在输出端Q3博得周期为0.1S 的矩形脉冲，动做计数器②00011011图12-2 JK 触收器组成的三进造状态变图12-1 电子秒表本理图图12-3 74LS90引足排列的时钟输进.计数器②及计数器③交成8421码十进造形式，其输出端与真验拆置上译码隐现单元的相映输进端连交，可隐现0.1～0.9秒；1～9.9秒计时.注：集成同步计数器74LS9074LS90是同步二—五—十进造加法计数器，它既不妨做二进造加法计数器，又不妨做五进造战十进造加法计数器.图12-3为74LS90引足排列，表12-1为功能表.表12-1功能；而且还可借帮R0(1)、R0(2)对于计数器浑整，借帮S9(1)、S9(2)将计数器置9.其简曲功能详述如下：(1)计数脉冲从CP1输进，Q0动做输出端，为二进造计数器.(2)计数脉冲从CP2输进，Q3Q2Q1动做输出端，为同步五进造加法计数器.(3)若将CP2战Q0贯串，计数脉冲由CP1输进，Q3、Q2、Q1、Q0动做输出端，则形成同步8421码十进造加法计数器.(4)若将CP1与Q3贯串，计数脉冲由CP2输进，Q0、Q3、Q2、Q1动做输出端，则形成同步二五混同进造计数器.(5)浑整、置9功能.1）同步浑整当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，真止同步浑整功能，即Q3Q2Q1Q0＝0000.2）置9功能当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，真止置9功能，即Q3Q2Q1Q0＝1001. 三、真验设备1、＋5V曲流电源；2、单踪示波器；3、曲流数字电压表；4、数字频次计；5、单次脉冲源；6、连绝脉冲源；7、逻辑电仄开闭；8、逻辑电仄隐现器；9、译码隐现器；10、74LS00×2、555×1、74LS90×3战74LS112、电位器、电阻战电容若搞.四、真验真质与步调由于真验电路中使用器件较多，真验前必须合理安插各器件正在真验拆置上的位子，使电路逻辑领会，交线较短.真验时，应依照真验任务的序次，将各单元电路逐个举止交线战调试，即分别尝试基础RS触收器、单稳态触收器、时钟爆收器及计数器的逻辑功能，待各单元电路处事仄常后，再将有闭电路逐级连交起去举止尝试……，曲到尝试电子秒表所有电路的功能.那样的尝试要领有好处查看战排除障碍，包管真验成功举止.1、统造电路（JK触收器）的尝试尝试要领为:加三个单脉冲,瞅是可完毕类似图12-2的三个灵验状态的一次循环.2、时钟爆收器的尝试尝试要领参照真验十五，用示波器瞅察输出电压波形并丈量其频次，安排RW，使输出矩形波频次为50Hz3、计数器的尝试(1) 计数器①交成五进造形式，RO(1)、RO(2)、S9(1)、S9(2)交逻辑开闭输出插心，CP2交单次脉冲源,CP1交下电仄“1”，Q3～Q0交真验设备上译码隐现输进端D、C、B、A,按表12-1尝试其逻辑功能，记录之.(2) 计数器②及计数器③交成8421码十进造形式，共真质（1）举止逻辑功能尝试.记录之.(3) 将计数器①、②、③级连，举止逻辑功能尝试.记录之.4、电子秒表的完齐尝试各单元电路尝试仄常后，按图12-1把几个单元电路连交起去，举止电子秒表的总体尝试.加三个单脉冲,瞅察是可处事正在三个灵验循环状态（浑整、计数、停止）.注意：三个灵验循环状态的程序没有克没有及错.5、电子秒表准确度的尝试利用电子钟或者脚表的秒计时对于电子秒表举止校准.五、预习报告1、复习数字电路中JK触收器，时钟爆收器及计数器等部分真质.2、除了本真验中所采与的时钟源中，采用其余二种分歧典型的时钟源，可供本真验用.绘出电路图，采用元器件.3、列出电子秒表单元电路的尝试表格.4、列出调试电子秒表的步调.六、真验报告1、归纳电子秒表所有调试历程.2、分解调试中创造的问题及障碍排除要领.。
设计三人表决电路
用于判断是否有人投赞成票，以确定 是否需要进入AND门进行组合。
三人表决电路的逻辑表达式
01
02
03
输入信号
A、B、C分别表示三个人 投赞成票与否。
输出信号
OUT表示整个电路的表决 结果。
逻辑表达式
OUT=(A&B|C)&(B&C|A) &(A&C|B)
03 三人表决电路的实现方式
硬件实现
案例二：多主体系统
案例描述
在一个多主体系统中，有三个主体需要就某个行动达成一致。每个主体有一个表决权，当至少两个主 体同意时，该行动才能被执行。
电路设计
同样可以使用逻辑门电路来实现三人表决电路。每个主体的表决输入信号通过一个与门连接到输出端 ，当至少两个主体同意时，输出信号为高电平，表示该行动可以执行。这样可以确保多主体系统中的 各个主体能够协同工作，达成一致的行动目标。
未来研究方向
功能扩展
研究如何将该电路扩展至更多人参与的表决 场景，提高其通用性。
安全性增强
研究如何增强表决电路的安全性，防止恶意 篡改或干扰。
性能提升
探索更高效的逻辑门和布线策略，以减小电 路体积和提高运行速度。
应用场景拓展
探索该电路在更多领域的应用可能性，如电 子选举、智能家居控制等。
THANKS FOR WATCHING
设计三人表决电路
目录
• 引言 • 三人表决电路的逻辑设计 • 三人表决电路的实现方式 • 表决电路的性能测试和优化 • 应用场景和案例分析 • 总结与展望
01 引言
目的和背景
目的
设计一个能够实现三人表决功能的电路，即当至少有两人同意时，电路输出为 1，否则输出为0。
[新版]三人投票表决电路
![[新版]三人投票表决电路](https://img.taocdn.com/s3/m/e3b8ffc03086bceb19e8b8f67c1cfad6195fe9c5.png)
3人投票表决电路的设计00000
金小松2220113152200790000
一、实验目的：00000
1、用VHDL语言和原理图进行3人投票表决电路的设计0000
2、下载自己设计的程序并验证其准确性0000
二、实验内容：00000
1、用原理图输入方法设计3人投票表决电路0000
2、用VHDL语言设计3人投票表决电路，并与原理图设计的结果进行比较000
000
3、利用实验板的LED显示进行有验证00000
三、实验步骤与处理过程：00000
1、首先用原理图输入自己事先设计好的电路图，其设计的输入图如下：00000
2、利用输入的原理图编译并生成新的图形设计文件如下：00000
3、进行功能编译，得到的功能仿真图和时序仿真图如下：00000
4、输入管脚，管脚分配表如下：0000
5、利用VHDL语言设计3人投票表决电路。
此过程中得到的编写的程序、生成的设计图形、功能编译得到的波形图以及管脚分配图如下所示：00000
四、实验体会00000
本次实验用时明显较上次缩短了，上次实验用VHDL语言设计简单的与电路用时一个小时。
而本次采用原理图输入和VHDL语言设计3人投票表决电路用时不到40分钟。
效率明显提高了。
不过此次实验的下载和验证内容没有成功完成，可能是自己所用的实验箱连线有问题也可能是自己有些地方没有做正确。
这就要求我在课后再多花时间去熟悉下载程序和验证。
另外，本次通过本次实验，我更加熟练地掌握了VHDL语言的结构和编写，现在已经能够编写较为简单的程序。
0000
00
00。
敬老院社会实践活动之欧阳家百创编
实践地点：青岛市科技街馨安康老年公寓欧阳家百（2021.03.07）实践时间：2014年4月20日实践背景：我国自古以来就有百行孝为先的说法，尊老爱幼又是我们的传统美德。
作为新一代的大学生，我们更应该对老人充满爱心，发扬祖先的良好传统，弘扬中华民族尊老、敬老的传统美德，努力营造社会和谐的良好氛围，这一次实践我们将以实际行动为老人家送温暖、献爱心。
去敬老院慰问主要原因是关心老人还是应该从身边做起，无论是在校园里还是在自己生活的地区，公交车上，都有很多老人，在许多人眼里，敬老院是孤寡老人的栖息之所，有些人却不这么认为，这当然是存在争议的，有些家庭贫困的人家，子女不多，有需要在外地打工支持这个家，回家照顾老人就无法供养家庭，出去挣钱就无法顾及老人，这之间的平衡关系真的很难平衡。
许多子女成群的老人主动走进了敬老院。
他们有的以前是教授、工程师、干部。
选择敬老院，有时候是更因为在这里与同龄人朝夕相伴，共同的兴趣爱好，相近的人生观念，让他们更能感到夕阳无限好。
实践目的：通过到敬老院开展社会实践活动，了解敬老院老人的生活状况，了解老人的生活态度，其实我们不需要做出多么大的计划，我们只是需要好好和他们沟通，让他们的情感有地方倾诉。
虽然带给不了老人多大的帮助，却可以让我们从中领悟到很多的东西，而这些东西将让我终生受用。
社会才是学习和受教育的大课堂，在那片广阔的天地里，我们的人生价值也就得到了体现，为将来更加激烈的竞争打下了更为坚实的基础，希望以后还有这样的机会。
4月20号，星期天。
今天是阳光明媚的一天，宿舍8个人都腾出了时间，其实除了很难得的聚会，这样的举动很少有。
而今天不是聚会，也不是班级组织的集体活动，而是去参加实践活动——敬老院之行。
我们和敬老院方面联系好了是在9点到达那里，我们匆匆吃了几个煎饼点就出发了，看了看时间，8点整。
学校到敬老院还是有一定距离的，下公交车后就径直走向公园，这里有很多老人在晨练，其实老人们的娱乐活动还挺丰富，有的在慢跑，有的在做健身操，有的在打太极拳，还有组队踢毽子比赛的，大爷大娘们都精神抖擞，真是最美不过夕阳红啊。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验十九三人多数表决电路的设计欧阳家百（2021.03.07）一、设计目的1、掌握用门电路设计组合逻辑电路的方法。
2、掌握用中规模集成组合逻辑芯片设计组合逻辑电路的方法。
3、要求同学们能够根据给定的题目，用几种方法设计电路。
二、设计要求1、用三种方法设计三人多数表决电路。
2、分析各种方法的优点和缺点。
3、思考四人多数表决电路的设计方法。
要求用三种方法设计一个三人多数表决电路。
要求自拟实验步骤，用所给芯片实现电路。
三、参考电路设按键同意灯亮为输入高电平（逻辑为1），否则，不按键同意为输入低电平（逻辑为0）。
输出逻辑为1表示赞成；输出逻辑为0表示表示反对。
根据题意和以上设定，列逻辑状态表如表19-1。
4、6、7、8 项。
故，表决器的辑逻表达式应是：从化简后的逻辑表达式可知，前一项括号中表达的是一个异或门关系。
因此，作逻辑图如下。
经常用来设计组合逻辑电路的MSI芯片主要是：译码器和数据选择器。
设计步骤前几步同上，写出的逻辑函数表达式可以不化简，直接用最小项之和的形式，然后根据题目要求选择合适的器件，并图19—1 三人表决电路且画出原理图实现。
四、实验设备与器件本实验的设备和器件如下：实验设备：数字逻辑实验箱，逻辑笔，万用表及工具；实验器件：74LS00、74LS20、74LS138、74LS153等。
五、实验报告要求1、写出具体设计步骤，画出实验线路。
2、根据实验结果分析各种设计方法的优点及使用场合。
实验二十序列脉冲检测器的设计一、设计目的1、学习时序逻辑电路的设计与调试方法。
2、了解序列脉冲发生器和序列脉冲检测器的功能区别及设计方法。
二、设计要求及技术指标1、设计一个序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。
2、确定合理的总体方案。
对各种方案进行比较，以电路的先进性、结构的繁简、成本的高低及制作的难易等方面作综合比较。
自拟设计步骤，写出设计过程，选择合适的芯片，完成画出电路图。
3、组成系统。
在一定幅面的图纸上合理布局，通常是按信号的流向，采用左进右出的规律摆放各电路，并标出必要的说明。
注意：还需设计一个序列脉冲产生器，作为序列脉冲检测器的输入信号。
4、用示波器观察实验中各点电路波形，并与理论值相比较，分析实验结论。
三、设计说明与提示图20-1串行输入序列脉冲检测器原理框图。
它的功能是：对输入信号X逐位进行检测，若输入序列中出现“110”，当最后的“0”在输入端出现时，输出Z为“1”，则输出端Z仍为“1”下：时钟CP12345678输入X01101110输出Z00010001调试要点：1、分块调试，即先调试出序列脉冲产生器的电路，再调试序列脉冲检测器的电路。
2、序列脉冲产生器和序列脉冲检测器应保证同步。
脉冲发生器电路的形式很多，为使电路简单化，可以用十进制计数器的最高位作为输出。
四、实验设备与器件本实验的设备和器件如下：图20-1 串行输入序列脉冲检测器原理框图实验设备：数字逻辑实验箱、双踪示波器、逻辑笔，万用表及工具；实验器件：74LS00、74LS112、74LS290、555定时器和电阻电容若干。
四、设计报告要求1、画出总体原理图及总电路框图。
2、单元电路分析。
3、测试结果及调试过程中所遇到的故障分析。
实验十一多路智力抢答装置一、实验目的1、学习数字电路中D触发器、分频电路、多谐振荡器、CP时钟脉冲源等单元电路的综合运用。
2、熟悉多路智力抢答装置的工作原理。
3、了解简单数字系统实验、调试及故障排除方法。
二、实验原理图11-1为供四人用的智力抢答装置线路，用以判断抢答优先权。
图11-1智力抢答装置原理图图中F1为四D触发器74LS175，它具有公共置0端和公共CP端,引脚排列见附录；F2为双4输入与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢答电路中的CP时钟脉冲源，抢答开始时，由主持人清除信号，按下复位开关S，74LS175的输出Q1～Q4全为0，所有发光二极管LED均熄灭，当主持人宣布“抢答开始”后，首先作出判断的参赛者立即按下开关，对应的发光二极管点亮，同时，通过与非门F2送出信号锁住其余三个抢答者的电路，不再接受其它信号，直到主持人再次清除信号为止。
三、实验设备与器件1、+5V直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、双踪示波器；5、数字频率计；6、直流数字电压表；7、74LS175、74LS20、74LS74和74LS00。
四、实验内容与步骤1、测试各触发器及各逻辑门的逻辑功能。
2、图11-1接线，抢答器五个开关接实验装置上的逻辑开关、发光二极管接逻辑电平显示器。
3、断开抢答器电路中CP脉冲源电路，单独对多谐振荡器F3及分频器F4进行调试，调整多谐振荡器10K电位器，使其输出脉冲频率约4KHz，观察F3及F4输出波形及测试其频率。
4、试抢答器电路功能接通+5电源，CP端接实验装置上连续脉冲源，取重复频率约1KHz。
（1）抢答开始前，开关K1、K2、K3、K4均置“0”，准备抢答，将开关S置“0”，发光二极管全熄灭，再将S置“1”。
抢答开始，K1、K2、K3、，K4某一开关置“1”，观察发光二极管的亮、灭情况，然后再将其它三个开关中任一个置“1”，观察发光二极的亮、灭有否改变。
（2）重复（1）的内容，改变K1、K2、K3、K4任一个开关状态，观察抢答器的工作情况。
（3）整体测试断开实验装置上的连续脉冲源，接入F3及F4，再进行实验。
五、实验预习要求若在图11-1电路中加一个计时功能，要求计时电路显示时间精确到秒，最多限制为2分钟，一旦超出限时，则取消抢答权，电路如何改进。
六、实验报告1、分析智力抢答装置各部分功能及工作原理。
2、总结数字系统的设计、调试方法。
3、分析实验中出现的故障及解决办法。
实验十二数字电子秒表一、实验目的1、学习数字电路中JK触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
2、学习电子秒表的调试方法。
二、实验原理图12-1为电子秒表的电原理图。
按功能分成三个单元电路进行分析。
1、控制电路图12-1中单元Ⅰ为用集成JK触发器组成的控制电路为三进制计数器，图12-2为三进制计数器的状态转换图。
其中00状态为电子秒表保持状态, 01状态为电子秒表清零状态, 10状态为电子秒表计数状态。
JK 触发器在电子秒表中的职能是为计数器提供清零信号和计数信号。
注意：调试的时候先对JK 触发器清零。
2、时钟发生器图12-1中单元Ⅱ为用555定时器构成的多谐振荡器，是一种性能较好的时钟源。
调节电位器 RW ，使在输出端3获得频率为50HZ 的矩形波信号，当JK 触发器Q2＝1时，门5开启，此时50HZ 脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP2。
4、计数及译码显示二—五—十进制加法计数器74LS90构成电子秒表的计数单元，如图12-1中单元Ⅲ所示。
其中计数器①接成五进制形0001 10 11图12-2 JK 触发器组成的三进制状态转图12-1 电子秒表原理图图12-3 74LS90引脚排列式，对频率为50HZ的时钟脉冲进行五分频，在输出端Q3取得周期为0.1S的矩形脉冲，作为计数器②的时钟输入。
计数器②及计数器③接成8421码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示0.1～0.9秒；1～9.9秒计时。
注：集成异步计数器74LS9074LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。
图12-3为74LS90引脚排列，表12-1为功能表。
表12-1而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。
其具体功能详述如下：(1)计数脉冲从CP1输入，Q0作为输出端，为二进制计数器。
(2)计数脉冲从CP2输入，Q3Q2Q1作为输出端，为异步五进制加法计数器。
(3)若将CP2和Q0相连，计数脉冲由CP1输入，Q3、Q2、Q1、Q0作为输出端，则构成异步8421码十进制加法计数器。
(4)若将CP1与Q3相连，计数脉冲由CP2输入，Q0、Q3、Q2、Q1作为输出端，则构成异步二五混合进制计数器。
(5)清零、置9功能。
1）异步清零当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即Q3Q2Q1Q0＝0000。
2）置9功能当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即Q3Q2Q1Q0＝1001。
三、实验设备1、＋5V直流电源；2、双踪示波器；3、直流数字电压表；4、数字频率计；5、单次脉冲源；6、连续脉冲源；7、逻辑电平开关；8、逻辑电平显示器；9、译码显示器；10、74LS00×2、555×1、74LS90×3和74LS112、电位器、电阻和电容若干。
四、实验内容与步骤由于实验电路中使用器件较多，实验前必须合理安排各器件在实验装置上的位置，使电路逻辑清楚，接线较短。
实验时，应按照实验任务的次序，将各单元电路逐个进行接线和调试，即分别测试基本RS触发器、单稳态触发器、时钟发生器及计数器的逻辑功能，待各单元电路工作正常后，再将有关电路逐级连接起来进行测试……，直到测试电子秒表整个电路的功能。
这样的测试方法有利于检查和排除故障，保证实验顺利进行。
1、控制电路（JK触发器）的测试测试方法为:加三个单脉冲,看是否完成类似图12-2的三个有效状态的一次循环。
2、时钟发生器的测试测试方法参考实验十五，用示波器观察输出电压波形并测量其频率，调节RW，使输出矩形波频率为50Hz3、计数器的测试(1) 计数器①接成五进制形式，RO(1)、RO(2)、S9(1)、S9(2)接逻辑开关输出插口，CP2接单次脉冲源,CP1接高电平“1”，Q3～Q0接实验设备上译码显示输入端D、C、B、A,按表12-1测试其逻辑功能，记录之。
(2) 计数器②及计数器③接成8421码十进制形式，同内容（1）进行逻辑功能测试。
记录之。
(3) 将计数器①、②、③级连，进行逻辑功能测试。
记录之。
4、电子秒表的整体测试各单元电路测试正常后，按图12-1把几个单元电路连接起来，进行电子秒表的总体测试。
加三个单脉冲,观察是否工作在三个有效循环状态（清零、计数、停止）。
注意：三个有效循环状态的顺序不能错。
5、电子秒表准确度的测试利用电子钟或手表的秒计时对电子秒表进行校准。
五、预习报告1、复习数字电路中JK触发器，时钟发生器及计数器等部分内容。
2、除了本实验中所采用的时钟源外，选用另外两种不同类型的时钟源，可供本实验用。
画出电路图，选取元器件。
3、列出电子秒表单元电路的测试表格。