三人多数表决电路教学提纲
《组合逻辑电路设计-三人表决器》说课稿
《组合逻辑电路设计-三人表决器》说课稿《组合逻辑电路设计-三人表决器》说课稿一、教材分析（一）本节内容的地位和作用目前我所使用的教材是高等教育出版社出版的《电子技术基础与技能》（2 010年第一版，主编张金华）本节内容位于第七章“组合逻辑电路”中的第一节，主要讲述组合逻辑电路的设计步骤，并结合实例讲述组合逻辑电路设计的思路和方法。
本节是组合逻辑电路的重要组成部分，它在教材中起着承前起后的作用，既是对前面所学的逻辑电路图、真值表、逻辑函数表达式以及逻辑代数等知识的综合应用，又为后续编码器、译码器等中规模组合逻辑电路的学习奠定基础。
通过本课的学习，让学生明确组合逻辑电路设计的思路与方法，体会到所学知识点相互之间的联系及在实际中的应用，因此占有非常重要的地位。
（二）教学目标根据本节课教学内容及教学大纲要求，结合学生专业的特点，确立本节课教学目标如下：1、知识目标：（1）掌握组合逻辑电路的设计步骤。
（2）理解组合逻辑电路的设计思路和方法。
（3）使学生掌握用实验的方法去验证解题方法的正确性。
2、能力目标：通过组合逻辑电路实例分析和实验，让学生掌握组合逻辑电路的设计方法，提高对小规模集成电路的应用能力；从而培养学生分析和解决实际问题的能力。
（1）能够正确识别74LS02芯片的各引脚功能。
（2）能正确应用74LS02芯片进行简单逻辑电路的设计。
3、思想目标：（1）培养学生自信、勤奋、乐于动脑、严谨治学的学习态度和精神。
（2）加强师生间的交流与互动，让学生在学习过程中有成功的欲望和获得知识后的喜悦。
（3）在教学中，结合有关知识教育学生热爱本专业，使其具有较好的职业道德、团队精神和组织协调能力，培养创新意识。
（三）教学重点、难点1、教学重点：组合逻辑电路的设计思路和步骤。
2、教学难点：(1)、用逻辑变量之间的关系来分析实际问题；(2)、要求学生学会用TTL小规模集成块来设计实际的电路。
二、教学分析1、学情分析：本课程教授对象是本校10春101电子班学生，该班学生基础知识薄弱，但他们喜欢动手操作，好胜心强。
《三人表决器》教案
教学过程与时间分配主要教学内容及步骤备注新课导入（3分钟）播放一段家庭幽默大赛的视频。
提出任务：请同学们为学校艺术部绕口令比赛的评委设计一个三人表决器。
功能要求：少数服从多数。
吸引学生注意力，提高他们对本堂课的学习兴趣。
为学生创造具体的教学情境和工作任务，激发学生学习的主动性和积极性。
教学过程与时间分配主要教学内容及步骤备注一、认识三人表决器，三名评委进行评判，决定选手的“淘汰”或“晋级”。
二、让学生思考组合逻辑的设计步骤。
1.逻辑抽象，列真值表万事开头难，通过教师的引导和点拨形成表格形式，更容易让学生理解实际问题的逻辑关系，并成功进行逻辑赋值。
5、制作实际电路这一步是难点，分析不清楚就很难动手组建电路。
教学过程与时间分配主要教学内容及步骤备注动手实践1、动手连接所设计的逻辑电路并测试其的功能引导学生如何运用已集成块（CD4081、CD4075）来实现逻辑电路功能。
用PPT展示出所设计的逻辑电路原理图和实物对应的电路图。
学生们在教材中查询CD4081、CD4075的内部结构及各引脚功能。
（20分钟）2、学生应用设计方法进行三人表决器的设计教师巡视整个实训室，观察每个实训小组（2人/组）的设计进度情况，随时给予指导和鼓励，提醒学生按照设计工作页中的步骤进行思考和设计。
并记录实训纪律情况和设计完成过程中学生出现困难的地方。
完成的效果图如下图所示：教师精心设计的学生设计工作页，帮助学生理清设计的步骤和方法。
教学过程与时间分配主要教学内容及步骤备注。
三人表决器的教学设计
2、过程与方法：
（1）多媒体辅助教学法。通过课件中表格和图示的设计使教学更直观、更生动。激发学生的学习兴趣，调动他们积极性，从而达到提高课堂教学效率的目的。
（2）项目实训教学法。通过学生自己动脑设计三人表决器和动手实现电路功能，从而培养学生分析和解决实际问题的能力。学生通过填写学生设计工作页来理顺设计步骤，巩固逻辑电路的设计方法。
《三人表决器的设计》教学设计
课题
三人表决器的设计
科目
电子技术基础
教学对象
电子技术应用专业
高二8班（上期）
课时
2课时
授课人
一、教材内容分析
组合逻辑电路是数字电路的重要组成部分，在生产和生活中具有广泛实用性。本课题是在学习了逻辑门电路后，以及组合逻辑电路的设计步骤之后的一个具体设计应用，是本章节的重点之一。
对于教师是教学目标，对于学生就是学习目标，明确目标、及重难点之于教师和学生都可以起到心中了然的作用。
PPT展示。
通过PPT给出本节课的设计要求：
三名评委。各控制A、B、C三个按键中的一个，评委按下按键表示同意，否则为不同意。少数服从多数的原则（用与门、或门实现）
教师通过表格来帮助学生理解何为少数服务从多数的原则。
三人表决的设计要求：三名评委。三个评委各控制A、B、C三个按键中的一个，评委按下按键表示同意，否则为不同意；以此投票表决某选手是晋级还是淘汰，少数服从多数的原则（用与门、或门实现）。
二、教学目标
1、知识与技能：
（1）掌握组合逻辑电路的设计方法和步骤。
（2）使学生掌握用实验的方法去验证设计结果的正确性。
（3）启发式教学法。通过一个三人表决器的设计，培养学生学会分析问题和解决问题的能力，达到举一反三的目的。
专案一 三人表决器的逻辑电路设计与制作
专案一三人表决器的规律电路设计与製作专案一姓名张贤贤学号 20210894专业数位电子技术指导老师林梅三人表决器的规律电路设计与製作一：设计要求1.对电路图的原理进行分析，并对原理图进行改良。
用**软体进行**除错，弄清楚电路的工作原理。
2.生疏各元件的效能和设定元件的引数。
3.对原件的效能进行评估和替换，用效能和使用範围更好，更常用的原件进行替换，使自己实际是原件更接近实际使用。
4.原件安装符合工艺要求，既考虑其效能又应美观整齐。
焊接原件要留意焊点的圆润。
5.学会数字规律电路的设计方法。
6.培育自己的分析故障和解决问题的力气。
二：原件清单电阻、晶片、按钮、发光二级管、电源2. 原件的检测（1）电阻的检测：先用色环法对电阻进行读书，然后再用万用表打到相应的电阻档对电阻进行一步的检测。
（2）发光二极体的检测：将万用表打至欧姆档*10k，万用表的表笔对发光二极体进行反接，假如发光二级管会发光，那么说明该发光二级管是好的。
（3）按钮的检测：将万用表打至欧姆档*1k，用万用表的表笔接在按钮的两端，假如万用表打到无穷大，按下按钮万用表的指标达到零，那么说明该按钮接通了，也是好的；反之是坏的。
三：三人表决器的规律电路的设计（1）完成真值表(2)由真值表写出表示式。
y=a’bc+ab’c+abc’+abc(3)卡诺图bc 00 01 11 10a 0 1用代数法和卡诺图法化简：y=a’bc+ab’c+abc’+abc=ab+bc+ac=ab+bc+ac=ab*bc*ac四：三人表决器的**图1: 与非门74ls00的原理图**图：装配图：五：留意事项1：整合块插入槽中，使标识向左，不能插反，然后明确引脚及引脚功能。
2：电源採用5v直流电。
六：心得体会通过这次的设计，我从中收穫了很多，懂得了对电路的进一步分析，也从而巩固和提高电路的设计力气、元件的选择及检测的力气等，同时也对我们所学的学问的把握。
通过设计，我们的动手力气在渐渐增加，焊接的技术也在进一步得提高。
三人表决器说课稿(1) (1)
教学重难点
重点
•掌握组合 逻辑电路的 设计方法和 步骤；完成 三人表决器 的设计
•难点
•如何把抽象 的逻辑问题 和具体的实 际问题联系 起来
关键点
•列真值表
四、教法与学法
五、教学过程
导入新课：中国达人秀短片(5分钟)
晋级
淘汰
假设：中国达人秀的三位评委提出，要
用三人表决器来对选手进行评判。
对于自己设计电路有很强的好奇心理论基础差学习习惯不好遇到困难容易放弃已学逻辑代数基本知识组合逻辑电路的分析方知识与技能知识与技能知识与技能过程与方法过程与方法过程与方法情感态度与价值情感态度与价值情感态度与价值通过实践锻炼学生的组合逻辑电路设计能力
说课提纲
•1 •2 •3 •4 •2 •3
教材分析 学情分析 教学目标 教法学法 教学过程 教学反思
一、教材分析
本教材充分考虑中职学生 的知识基础和学习特点，利 用实物图片导入学习内容。
三人表决器的设计是组合 逻辑电路的设计中一个典型的 特例。本课题实在学习了逻辑 门电路后，对逻辑门电路的一 个具体应用，是本章节的重点 之一。
二二、、学学情情分分析析
ቤተ መጻሕፍቲ ባይዱ对于自己设 计电路有很 强的好奇心
已学逻辑代 数基本知识， 组合逻辑电 路的分析方
与或门电路图
与非表达式：
YAB•AC•BC
与非门电路图
设计组合逻辑电路的步骤？
1、根据实际问题的逻辑关系，列出真值表； 2、由真值表写出逻辑函数表达式； 3、化简逻辑函数表达式； 4、根据逻辑函数表达式画出由门电路组成的 逻辑电路图。
选择合适的芯片
74LS00
74LS10
画出电路图并讲解（10分钟）
实验一三人表决电路
实验名称：三人多数表决电路学生姓名：班级：学号：
一、实验目的及要求:
1.实验目的：
(1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。
(2)学会对实验板上的FPGA/CPLD进行编程下载。
(3)硬件验证自己的设计项目。
2.实验要求：
用与非门设计三人多数表决电路。
(1)要求所设计的电路有三个输入端：A 、 B 、 C
(2)一个输出端：Y
(3)要求对所设计的电路仿真。
(4)下载到实验板上。
二、实验原理：
根据三人多数表决的要求可知：输出
Y+
=①
+
AC
BC
AB
若用与非门进行设计，则对①式右端进行两次取反即可得到下式：
(('AC
AB
Y=②
BC
)'
()
)'
()'
由②式易知整个电路由三个二输入的与非门和一个三输入的与非门组成。
三、实验步骤：
⒈原理图输入
在QuartusⅡ软件界面下，在bdf
.文件中输入原理图如下：
⒉依次进行编译、综合、适配等步骤。
批阅老师：年月日
⒊建立波形文件并对其进行仿真，其中功能仿真图形如下：
其时序仿真图形如下：
四、实验说明：
时序仿真相比功能仿真更符合实际，输出端会有一定的延时。
批阅老师：年月日。
三人多数表决电路
真验十九三人普遍表决电路的安排之阳早格格创做一、安排脚段1、掌握用门电路安排拉拢逻辑电路的要领.2、掌握用中规模集成拉拢逻辑芯片安排拉拢逻辑电路的要领.3、央供共教们不妨根据给定的题目，用几种要领安排电路.二、安排央供1、用三种要领安排三人普遍表决电路.2、分解百般要领的便宜战缺面.3、思索四人普遍表决电路的安排要领.央供用三种要领安排一个三人普遍表决电路.央供自拟真验步调，用所给芯片真止电路.三、参照电路设按键共意灯明为输进下电仄（逻辑为1），可则，没有按键共意为输进矮电仄（逻辑为0）.输出逻辑为1表示赞成；输出逻辑为0表示表示阻挡于.根据题意战以上设定，列逻辑状态表如表19-1.由逻辑状态表可知，能使输出逻辑为1的惟有四项：第4、6、7、8 项.故，表决器的辑逻表白式应是：从化简后的逻辑表白式可知，前一项括号中表白的是一个同或者门闭系.果此，做逻辑图如下.经时常使用去安排拉拢逻辑电路的MSI芯片主假如：译码器战数据采用器.安排步调前几步共上，写出的逻辑函数表白式不妨没有化简，曲交用最小项之战的形式，而后根据题图19—1 三人表决电路目央供采用符合的器件，而且绘出本理图真止.四、真验设备与器件本真验的设备战器件如下：真验设备：数字逻辑真验箱，逻辑笔，万用表及工具；真验器件：74LS00、74LS20、74LS138、74LS153等.五、真验报告央供1、写出简曲安排步调，绘出真验线路.2、根据真验截止分解百般安排要领的便宜及使用场合.真验二十序列脉冲检测器的安排一、安排脚段1、教习时序逻辑电路的安排与调试要领.2、相识序列脉冲爆收器战序列脉冲检测器的功能辨别及安排要领.二、安排央供及技能指标1、安排一个序列脉冲检测器，当连绝输进旗号110时，该电路输出为1，可则输出为0.2、决定合理的总体筹备.对于百般筹备举止比较，以电路的进步性、结构的繁简、成本的下矮及创造的易易等圆里做概括比较.自拟安排步调，写出安排历程，采用符合的芯片，完毕绘出电路图.3、组成系统.正在一定幅里的图纸上合理筹备，常常是按旗号的流背，采与左进左出的程序晃搁各电路，并标出需要的证明.注意：还需安排一个序列脉冲爆收器，动做序列脉冲检测器的输进旗号.4、用示波器瞅察真验中各面电路波形，并与表里值相比较，分解真验论断.三、安排证明与提示图20-1串止输进序列脉冲检测器本理框图.它的功能是：对于输进旗号X逐位举止检测，若输进序列中出现“110”，当末尾的“0”旗号序列仍为“110”端Z为“0”.时钟CP12345678输进X01101110图20-1 串止输进序列脉冲检测器本理框图输出Z00010001调试重心：1、分块调试，即先调试出序列脉冲爆收器的电路，再调试序列脉冲检测器的电路.2、序列脉冲爆收器战序列脉冲检测器应包管共步.脉冲爆收器电路的形式很多，为使电路简朴化，不妨用十进造计数器的最下位动做输出.四、真验设备与器件本真验的设备战器件如下：真验设备：数字逻辑真验箱、单踪示波器、逻辑笔，万用表及工具；真验器件：74LS00、74LS112、74LS290、555定时器战电阻电容若搞.四、安排报告央供1、绘出总体本理图及总电路框图.2、单元电路分解.3、尝试截止及调试历程中所逢到的障碍分解.真验十一多路才华抢问拆置一、真验脚段1、教习数字电路中D触收器、分频电路、多谐振荡器、CP时钟脉冲源等单元电路的概括使用.2、认识多路才华抢问拆置的处事本理.3、相识简朴数字系统真验、调试及障碍排除要领.二、真验本理图11-1为供四人用的才华抢问拆置线路，用以推断抢问劣先权.图11-1才华抢问拆置本理图图中F1为四D触收器74LS175，它具备大众置0端战大众CP端,引足排列睹附录；F2为单4输进与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢问电路中的CP时钟脉冲源，抢问开初时，由主持人扫除旗号，按下复位开闭S，74LS175的输出Q1～Q4齐为0，所有收光二极管LED均燃烧，当主持人宣布“抢问开初”后，最先做出推断的参赛者坐时按下开闭，对于应的收光二极管面明，共时，通过与非门F2收出旗号锁住其余三个抢问者的电路，没有再交受其余旗号，曲到主持人再次扫除旗号为止.三、真验设备与器件1、+5V曲流电源；2、逻辑电仄开闭；3、逻辑电仄隐现器；4、单踪示波器；5、数字频次计；6、曲流数字电压表；7、74LS175、74LS20、74LS74战74LS00.四、真验真质与步调1、尝试各触收器及各逻辑门的逻辑功能.2、图11-1交线，抢问器五个开闭交真验拆置上的逻辑开闭、收光二极管交逻辑电仄隐现器.3、断开抢问器电路中CP脉冲源电路，单独对于多谐振荡器F3及分频器F4举止调试，安排多谐振荡器10K电位器，使其输出脉冲频次约4KHz，瞅察F3及F4输出波形及尝试其频次.4、试抢问器电路功能交通+5电源，CP端交真验拆置上连绝脉冲源，与沉复频次约1KHz.（1）抢问开初前，开闭K1、K2、K3、K4均置“0”，准备抢问，将开闭S置“0”，收光二极管齐燃烧，再将S置“1”.抢问开初，K1、K2、K3、，K4某一开闭置“1”，瞅察收光二极管的明、灭情况，而后再将其余三个开闭中任一个置“1”，瞅察收光二极的明、灭有可改变.（2）沉复（1）的真质，改变K1、K2、K3、K4任一个开闭状态，瞅察抢问器的处事情况.（3）完齐尝试断开真验拆置上的连绝脉冲源，交进F3及F4，再举止真验.五、真验预习央供若正在图11-1电路中加一个计时功能，央供计时电路隐现时间透彻到秒，最多节造为2分钟，一朝超出限时，则与消抢问权，电路怎么样矫正.六、真验报告1、分解才华抢问拆置各部分功能及处事本理.2、归纳数字系统的安排、调试要领.3、分解真验中出现的障碍及办理办法.真验十二数字电子秒表一、真验脚段1、教习数字电路中JK触收器、时钟爆收器及计数、译码隐现等单元电路的概括应用.2、教习电子秒表的调试要领.二、真验本理图12-1为电子秒表的电本理图.按功能分成三个单元电路举止分解.1、统造电路图12-1中单元Ⅰ为用集成JK触收器组成的统造电路为三进造计数器，图12-2为三进造计数器的状态变换图.其中00状态为电子秒表脆持状态, 01状态为电子秒表浑整状态, 10状态为电子秒表计数状态.JK触收器正在电子秒表中的本能是为计数器提供浑整旗号战计数旗号.注意：调试的时间先对于JK触收器浑整.2、时钟爆收器图12-1中单元Ⅱ为用555定时器形成的多谐振荡器，是一种本能较佳的时钟源.安排电位器 RW ，使正在输出端3赢得频次为50HZ 的矩形波旗号，当JK 触收器Q2＝1时，门5开开，此时50HZ 脉冲旗号通过门5动做计数脉冲加于计数器①的计数输进端CP2.4、计数及译码隐现二—五—十进造加法计数器74LS90形成电子秒表的计数单元，如图12-1中单元Ⅲ所示.其中计数器①交成五进造形式，对于频次为50HZ 的时钟脉冲举止五分频，正在输出端Q3博得周期为0.1S 的矩形脉冲，动做计数器②00011011图12-2 JK 触收器组成的三进造状态变图12-1 电子秒表本理图图12-3 74LS90引足排列的时钟输进.计数器②及计数器③交成8421码十进造形式，其输出端与真验拆置上译码隐现单元的相映输进端连交，可隐现0.1～0.9秒；1～9.9秒计时.注：集成同步计数器74LS9074LS90是同步二—五—十进造加法计数器，它既不妨做二进造加法计数器，又不妨做五进造战十进造加法计数器.图12-3为74LS90引足排列，表12-1为功能表.表12-1功能；而且还可借帮R0(1)、R0(2)对于计数器浑整，借帮S9(1)、S9(2)将计数器置9.其简曲功能详述如下：(1)计数脉冲从CP1输进，Q0动做输出端，为二进造计数器.(2)计数脉冲从CP2输进，Q3Q2Q1动做输出端，为同步五进造加法计数器.(3)若将CP2战Q0贯串，计数脉冲由CP1输进，Q3、Q2、Q1、Q0动做输出端，则形成同步8421码十进造加法计数器.(4)若将CP1与Q3贯串，计数脉冲由CP2输进，Q0、Q3、Q2、Q1动做输出端，则形成同步二五混同进造计数器.(5)浑整、置9功能.1）同步浑整当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，真止同步浑整功能，即Q3Q2Q1Q0＝0000.2）置9功能当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，真止置9功能，即Q3Q2Q1Q0＝1001. 三、真验设备1、＋5V曲流电源；2、单踪示波器；3、曲流数字电压表；4、数字频次计；5、单次脉冲源；6、连绝脉冲源；7、逻辑电仄开闭；8、逻辑电仄隐现器；9、译码隐现器；10、74LS00×2、555×1、74LS90×3战74LS112、电位器、电阻战电容若搞.四、真验真质与步调由于真验电路中使用器件较多，真验前必须合理安插各器件正在真验拆置上的位子，使电路逻辑领会，交线较短.真验时，应依照真验任务的序次，将各单元电路逐个举止交线战调试，即分别尝试基础RS触收器、单稳态触收器、时钟爆收器及计数器的逻辑功能，待各单元电路处事仄常后，再将有闭电路逐级连交起去举止尝试……，曲到尝试电子秒表所有电路的功能.那样的尝试要领有好处查看战排除障碍，包管真验成功举止.1、统造电路（JK触收器）的尝试尝试要领为:加三个单脉冲,瞅是可完毕类似图12-2的三个灵验状态的一次循环.2、时钟爆收器的尝试尝试要领参照真验十五，用示波器瞅察输出电压波形并丈量其频次，安排RW，使输出矩形波频次为50Hz3、计数器的尝试(1) 计数器①交成五进造形式，RO(1)、RO(2)、S9(1)、S9(2)交逻辑开闭输出插心，CP2交单次脉冲源,CP1交下电仄“1”，Q3～Q0交真验设备上译码隐现输进端D、C、B、A,按表12-1尝试其逻辑功能，记录之.(2) 计数器②及计数器③交成8421码十进造形式，共真质（1）举止逻辑功能尝试.记录之.(3) 将计数器①、②、③级连，举止逻辑功能尝试.记录之.4、电子秒表的完齐尝试各单元电路尝试仄常后，按图12-1把几个单元电路连交起去，举止电子秒表的总体尝试.加三个单脉冲,瞅察是可处事正在三个灵验循环状态（浑整、计数、停止）.注意：三个灵验循环状态的程序没有克没有及错.5、电子秒表准确度的尝试利用电子钟或者脚表的秒计时对于电子秒表举止校准.五、预习报告1、复习数字电路中JK触收器，时钟爆收器及计数器等部分真质.2、除了本真验中所采与的时钟源中，采用其余二种分歧典型的时钟源，可供本真验用.绘出电路图，采用元器件.3、列出电子秒表单元电路的尝试表格.4、列出调试电子秒表的步调.六、真验报告1、归纳电子秒表所有调试历程.2、分解调试中创造的问题及障碍排除要领.。
实验：三人多数表决电路设计(非电)
安全注意事项
01
02
03
04
确保电源适配器接地良好，避 免触电危险。
在使用万用表和示波器时，应 遵循操作规程，避免损坏仪器
或造成人身伤害。
在连接电路时，应确保所有连 接点牢固可靠，避免发生短路
或断路。
在实验过程中，应保持实验室 整洁，避免灰尘或其他杂物进 入电路中，影响实验结果。
03
实验步骤与操作
05
实验结论与建议
实验结论
01 02
成功实现三人多数表决电路
通过实验验证，我们成功地设计并实现了一个能够根据三个输入信号中 的多数进行表决的电路。该电路能够准确地判断三个输入信号中，哪个 是多数信号，并将该信号作为输出。
验证了电路的可靠性和稳定性
在多次实验中，该电路均能准确地完成表决任务，未出现任何故障或误 差。这表明该电路具有较高的可靠性和稳定性。
步骤一：电路设计
确定输入与输出
首先，我们需要明确实验的输入 和输出。在这个实验中，输入是 三个开关的状态（开或关），输
出是一个灯泡的亮或灭。
设计逻辑门
为了实现多数表决功能，我们需要 使用逻辑门。可以选择使用AND 和OR逻辑门来实现这个功能。
连接逻辑门
将逻辑门按照设计的逻辑关系连接 起来，以实现多数表决的功能。
数表决电路的功能。
利用逻辑门电路的输入和输出特 性，根据实际需求进行电路设计。
通过调整逻辑门电路的参数，优 化电路的性能指标，如响应速度、
稳定性等。
02
实验材料与设备
材料清单
• 3个开关
• 3个LED灯 • 3个电阻 • 3个二极管 • 1个蜂鸣器 • 1块面包板 • 导线若干
设备清单
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三人多数表决电路实验十九三人多数表决电路的设计一、设计目的1、掌握用门电路设计组合逻辑电路的方法。
2、掌握用中规模集成组合逻辑芯片设计组合逻辑电路的方法。
3、要求同学们能够根据给定的题目，用几种方法设计电路。
二、设计要求1、用三种方法设计三人多数表决电路。
2、分析各种方法的优点和缺点。
3、思考四人多数表决电路的设计方法。
要求用三种方法设计一个三人多数表决电路。
要求自拟实验步骤，用所给芯片实现电路。
三、参考电路设按键同意灯亮为输入高电平（逻辑为1），否则，不按键同意为输入低电平（逻辑为0）。
输出逻辑为1表示赞成；输出逻辑为0表示表示反对。
根据题意和以上设定，列逻辑状态表如表19-1。
A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 14、6、7、8 项。
故，表决器的辑逻表达式应是：从化简后的逻辑表达式可知，前一项括号中表达的是一个异或门关系。
因此，作逻辑图如下。
图19—1 三人表决电路经常用来设计组合逻辑电路的MSI芯片主要是：译码器和数据选择器。
设计步骤前几步同上，写出的逻辑函数表达式可以不化简，直接用最小项之和的形式，然后根据题目要求选择合适的器件，并且画出原理图实现。
四、实验设备与器件本实验的设备和器件如下：实验设备：数字逻辑实验箱，逻辑笔，万用表及工具；实验器件：74LS00、74LS20、74LS138、74LS153等。
五、实验报告要求1、写出具体设计步骤，画出实验线路。
2、根据实验结果分析各种设计方法的优点及使用场合。
实验二十序列脉冲检测器的设计一、设计目的1、学习时序逻辑电路的设计与调试方法。
2、了解序列脉冲发生器和序列脉冲检测器的功能区别及设计方法。
二、设计要求及技术指标1、设计一个序列脉冲检测器，当连续输入信号110时，该电路输出为1，否则输出为0。
2、确定合理的总体方案。
对各种方案进行比较，以电路的先进性、结构的繁简、成本的高低及制作的难易等方面作综合比较。
自拟设计步骤，写出设计过程，选择合适的芯片，完成画出电路图。
3、组成系统。
在一定幅面的图纸上合理布局，通常是按信号的流向，采用左进右出的规律摆放各电路，并标出必要的说明。
注意：还需设计一个序列脉冲产生器，作为序列脉冲检测器的输入信号。
4、用示波器观察实验中各点电路波形，并与理论值相比较，分析实验结论。
三、设计说明与提示图20-1串行输入序列脉冲检测器原理框图。
它的功能是：对输入信号X逐位进行检测，若输入序列中出现“110”，当最后的“0”在输入端出现时，输出Z为“1”。
其他情况下，输出端Z为“0”时钟CP12345678输入X 01101110输出Z 00010001调试要点：1、分块调试，即先调试出序列脉冲产生器的电路，再调试序列脉冲检测器的电路。
2、序列脉冲产生器和序列脉冲检测器应保证同步。
脉冲发生器电路的形式很多，为使电路简单化，可以用十进制计数器的最高位作为输出。
四、实验设备与器件本实验的设备和器件如下：实验设备：数字逻辑实验箱、双踪示波器、逻辑笔，万用表及工具；实验器件：74LS00、74LS112、74LS290、555定时器和电阻电容若干。
图20-1 串行输入序列脉冲检测器原理四、设计报告要求1、画出总体原理图及总电路框图。
2、单元电路分析。
3、测试结果及调试过程中所遇到的故障分析。
实验十一多路智力抢答装置一、实验目的1、学习数字电路中D触发器、分频电路、多谐振荡器、CP时钟脉冲源等单元电路的综合运用。
2、熟悉多路智力抢答装置的工作原理。
3、了解简单数字系统实验、调试及故障排除方法。
二、实验原理图11-1为供四人用的智力抢答装置线路，用以判断抢答优先权。
图中F1为四D触发器74LS175，它具有公共置0端和公共CP端,引脚排列见附录；F2为双4输入与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢答电路中的CP时钟脉冲源，抢答开始时，由主持人清除信号，按下复位开关S，74LS175的输出Q1～Q4全为0，所有图11-1智力抢答装置原理图发光二极管LED均熄灭，当主持人宣布“抢答开始”后，首先作出判断的参赛者立即按下开关，对应的发光二极管点亮，同时，通过与非门F2送出信号锁住其余三个抢答者的电路，不再接受其它信号，直到主持人再次清除信号为止。
三、实验设备与器件1、+5V直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、双踪示波器；5、数字频率计；6、直流数字电压表；7、74LS175、74LS20、74LS74和74LS00。
四、实验内容与步骤1、测试各触发器及各逻辑门的逻辑功能。
2、图11-1接线，抢答器五个开关接实验装置上的逻辑开关、发光二极管接逻辑电平显示器。
3、断开抢答器电路中CP脉冲源电路，单独对多谐振荡器F3及分频器F4进行调试，调整多谐振荡器10K电位器，使其输出脉冲频率约4KHz，观察F3及F4输出波形及测试其频率。
4、试抢答器电路功能接通+5电源，CP端接实验装置上连续脉冲源，取重复频率约1KHz。
（1）抢答开始前，开关K1、K2、K3、K4均置“0”，准备抢答，将开关S置“0”，发光二极管全熄灭，再将S置“1”。
抢答开始，K1、K2、K3、，K4某一开关置“1”，观察发光二极管的亮、灭情况，然后再将其它三个开关中任一个置“1”，观察发光二极的亮、灭有否改变。
（2）重复（1）的内容，改变K1、K2、K3、K4任一个开关状态，观察抢答器的工作情况。
（3）整体测试断开实验装置上的连续脉冲源，接入F3及F4，再进行实验。
五、实验预习要求若在图11-1电路中加一个计时功能，要求计时电路显示时间精确到秒，最多限制为2分钟，一旦超出限时，则取消抢答权，电路如何改进。
六、实验报告1、分析智力抢答装置各部分功能及工作原理。
2、总结数字系统的设计、调试方法。
3、分析实验中出现的故障及解决办法。
实验十二数字电子秒表一、实验目的1、学习数字电路中JK触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
2、学习电子秒表的调试方法。
二、实验原理图12-1为电子秒表的电原理图。
按功能分成三个单元电路进行分析。
1、控制电路图12-1中单元Ⅰ为用集成JK触发器组成的控制电路为三进制计数器，图12-2为三进制计数器的状态转换图。
其中00状态为电子秒表保持状态, 01状态为电子秒表清零状态, 10状态为电子秒表计数状态。
JK触发器在电子秒表中的职能是为计数器提供清零信号和计数信号。
注意：调试的时候先对JK触发器清零。
2、时钟发生器图12-1中单元Ⅱ为用555定时器构成的多谐振荡器，是一种性能较好的时钟源。
调节电位器 R W ，使在输出端3获得频率为50H Z 的矩形波信号，当JK 触发器Q 2＝1时，门5开启，此时50H Z 脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP 2 。
4、计数及译码显示二—五—十进制加法计数器74LS90构成电子秒表的计数单元，如图12-1中单元Ⅲ所示。
其中计数器①接成五进制形式，对频率为50H Z 的时钟脉冲进00 01 10 11 图12-2 JK 触发器组成的三进制状图12-1 电子秒表原理图图12-3 74LS90引脚排行五分频，在输出端Q3取得周期为0.1S的矩形脉冲，作为计数器②的时钟输入。
计数器②及计数器③接成8421码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示0.1～0.9秒；1～9.9秒计时。
注：集成异步计数器74LS9074LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。
图12-3为74LS90引脚排列，表12-1为功能表。
通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。
其具体功能详述如下：(1) 计数脉冲从CP1输入，Q作为输出端，为二进制计数器。
(2) 计数脉冲从CP2输入，Q3Q2Q1作为输出端，为异步五进制加法计数器。
(3) 若将CP2和Q相连，计数脉冲由CP1输入，Q3、Q2、Q1、Q作为输出端，则构成异步8421码十进制加法计数器。
(4) 若将CP1与Q3相连，计数脉冲由CP2输入，Q、Q3、Q2、Q1作为输出端，则构成异步二五混合进制计数器。
(5) 清零、置9功能。
1）异步清零当R0(1)、R(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即Q3Q2Q1Q0＝0000。
2）置9功能当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即Q3Q2Q1Q0＝1001。
三、实验设备1、＋5V直流电源；2、双踪示波器；3、直流数字电压表；4、数字频率计；5、单次脉冲源；6、连续脉冲源；7、逻辑电平开关； 8、逻辑电平显示器；9、译码显示器； 10、74LS00×2、555×1、74LS90×3和74LS112、电位器、电阻和电容若干。
四、实验内容与步骤由于实验电路中使用器件较多，实验前必须合理安排各器件在实验装置上的位置，使电路逻辑清楚，接线较短。
实验时，应按照实验任务的次序，将各单元电路逐个进行接线和调试，即分别测试基本RS触发器、单稳态触发器、时钟发生器及计数器的逻辑功能，待各单元电路工作正常后，再将有关电路逐级连接起来进行测试……，直到测试电子秒表整个电路的功能。
这样的测试方法有利于检查和排除故障，保证实验顺利进行。
1、控制电路（JK触发器）的测试测试方法为:加三个单脉冲,看是否完成类似图12-2的三个有效状态的一次循环。
2、时钟发生器的测试测试方法参考实验十五，用示波器观察输出电压波形并测量其频率，调节RW，使输出矩形波频率为50Hz3、计数器的测试(1) 计数器①接成五进制形式，RO (1)、RO(2)、S9(1)、S9(2)接逻辑开关输出插口，CP2接单次脉冲源,CP1接高电平“1”，Q3～Q0接实验设备上译码显示输入端D、C、B、A,按表12-1测试其逻辑功能，记录之。
(2) 计数器②及计数器③接成8421码十进制形式，同内容（1）进行逻辑功能测试。
记录之。
(3) 将计数器①、②、③级连，进行逻辑功能测试。
记录之。
4、电子秒表的整体测试各单元电路测试正常后，按图12-1把几个单元电路连接起来，进行电子秒表的总体测试。
加三个单脉冲,观察是否工作在三个有效循环状态（清零、计数、停止）。
注意：三个有效循环状态的顺序不能错。
5、电子秒表准确度的测试利用电子钟或手表的秒计时对电子秒表进行校准。
五、预习报告1、复习数字电路中JK触发器，时钟发生器及计数器等部分内容。