基于NCTU布局布线(解释说明文档)
集成电路通道布线数学建模
集成电路通道布线数学建模：集成电路通道布线中脚标拥堵问题集成电路是利用半导体技术把电子元件集成在一起的具有特定功能的电路，已广泛应用于生产生活的方方面面。
随着技术的发展，集成电路内部的元器件数目已达到十亿级别，需要借助专用计算机软件才能完成电路设计与实现，该类软件统称为电子设计自动化工具。
集成电路设计由多个阶段组成，其中一个重要阶段称为“物理设计”，先将器件摆放在合适的位置，然后用金属线连接器件实现连接关系。
其中，后者称为“布线”，它是EDA工具需要解决的重要问题。
简单而言，假设可用区域由m*n个方格组成，金属线允许沿着直线或直角（方格）放置，连接指定的方格（引脚）而不引起断路或短路，该过程称为“布线”。
由于金属线引入的寄生电阻会影响电路性能，所以需要最小化布线长度。
本题重点考虑“布线”问题中的一个特例：“通道布线”。
“通道”是指一个横向的布线区域，此区域的顶部和底部分布着需要连接的方格，需用金属线将相应的引脚连通起来。
（1）假设采用一层金属布线，那么已经布线的方格被锁定，不允许其它线路穿过，否则会形成短路。
图1所示为采用一层金属的通道布线例子，布线空间为，空间上下沿的数字分别对应方格的引脚编号，编号相同的引脚需要连接起来。
由于空间限制，角标拥堵导致无解，是布线无解的原因之一。
请针对一层金属的“通道布线”问题完成建模和求解，给出角标拥堵导致无解的条件和两三个例子。
（2）引脚标号不变的条件下，将替换（等于5或6或者更大）看是否有解。
在这里插入图片描述（3）可以观察得到，有些测例无法采用一层金属完成布线。
实际中，集成电路会采用多个金属层，不同的金属层处在不同的高度，相邻层之间需要用通孔连通，这样不同金属层可共用一个方格而不引起短路。
图2所示为芯片的剖面图，其中网状填充为金属层，点状填充为通孔。
图3所示为一个用两层金属的布线示例，其中蓝色为下层金属，黄色为上层金属，红色为通孔。
但是一个通孔的电阻等于5个方格的导线，请使用2层金属对“通道布线”对的脚标拥堵无法求解的问题，采用多层布局重新建模和求解，最小电阻和问题2最小电阻进行对比。
电脑芯片的布线分析与优化
电脑芯片的布线分析与优化电脑芯片作为现代科技中的核心组件，其性能和效率的提升对于计算机行业来说至关重要。
而在芯片的设计过程中，布线的分析与优化是一个关键环节。
本文将从理论和实践两个方面探讨电脑芯片布线的分析与优化方法。
一、布线分析在芯片设计中，布线的主要目标是将各个功能块连接起来，并确保信号传输的高速和稳定性。
而布线的分析则是为了评估布线的质量，找出潜在的问题并进行优化。
1. 信号完整性分析信号完整性是指信号在芯片内部传输过程中能够保持高质量的特性。
常见的信号完整性问题包括信号串扰、时钟偏移等。
通过对布局与路由进行分析，可以预测和解决潜在的信号完整性问题，保证芯片的正常工作。
2. 延迟分析延迟是芯片中信号传输所需的时间。
布线延迟的分析可以帮助设计者找到延迟较大的路径，并进行优化，以提高芯片的运行速度和性能。
二、布线优化在分析了芯片的布线情况后，接下来需要进行优化，以提高芯片的性能和效率。
以下是几种常用的布线优化方法。
1. 全局布线优化全局布线优化主要是通过合理的布线规划和引入布线规则来减少信号传输的路径长度，降低延迟。
通过合理的芯片分区和信号线的引导，可以提高布线的效率和可靠性。
2. 局部布线优化局部布线优化主要是通过优化特定区域的布线来改善信号传输的质量。
例如，在高密度布线区域可以采用更紧凑的排列方式，减少信号串扰的影响。
3. 动态布线优化动态布线优化是指在芯片运行时，根据实际的工作负荷情况以及优化算法的反馈，实时调整布线的方式和参数。
通过动态布线优化可以使芯片在运行过程中实现更好的性能和功耗的平衡。
三、布线工具与技术为了支持芯片布线的分析与优化，现代芯片设计中广泛采用了一些专用的工具与技术。
1. 自动布线工具自动布线工具能够帮助设计者自动进行布线分析和优化。
这些工具通常基于一些高级算法和优化模型，可以快速且精确地完成复杂的布线任务。
2. 仿真与验证技术通过仿真与验证技术，设计者可以在布线过程中对各种布线方案进行模拟和评估。
PCB、原理图布线规范详细版
第一部分布局1 层的设置在PCB的EMC设计考虑中，首先涉及的便是层的设置:单板的层数由电源、地的层数和信号层数组成:电源层、地层、信号层的相对位置以及电源、地平面的分割对单板的EMC指标至关重要。
1.1 合理的层数根据单板的电源、地的种类、信号密度、板级工作频率、有特殊布线要求的信号数量，以及综合单板的性能指标要求与成本承受能力，确定单板的层数:对于EMC指标要求苛刻 (如产品需认证CISPR16 CLASS B)而相对成本能承受的情况下，适当增加地平面乃是PCB的EMC设计的杀手铜之一。
1.1.1 Vcc、GND的层数单板电源的层数由其种类数量决定 :对于单一电源供电的 PCB，一个电源平面足够了 :对于多种电源，若互不交错，可考虑采取电源层分割 (保证相邻层的关键信号布线不跨分割区 ):对于电源互相交错(尤其是象8260等IC，多种电源供电，且互相交错)的单板，则必须考虑采用2个或以上的电源平面，每个电源平面的设置需满足以下条件•单一电源或多种互不交错的电源；•相邻层的关键信号不跨分割区；地的层数除满足电源平面的要求外，还要考虑•元件面下面(第2层或倒数第2层)有相对完整的地平面；•高频、高速、时钟等关键信号有一相邻地平面；•关键电源有一对应地平面相邻(如48V与BGND相邻)。
1.1.2 信号层数在CAD室现行工具软件中，在网表调入完毕后，EDA软件能提供一布局、布线密度参数报告，由此参数可对信号所需的层数有个大致的判断: 经验丰富的CAD工程师，能根据以上参数再结合板级工作频率、有特殊布线要求的信号数量以及单板的性能指标要求与成本承受能力，最后确定单板的信号层数。
信号的层数主要取决于功能实现，从EMC的角度，需要考虑关键信号网络(强辐射网络以及易受干扰的小、弱信号)的屏蔽或隔离措施。
1.2 单板的性能指标与成本要求面对日趋残酷的通讯市场竞争，我们的产品开发面临越来越大的压力 :时间、质量、成本是我们能否战胜对手乃至生存的基本条件。
控制模块PCB布局布线设计
控制模块PCB布局布线设计
首先我们需要将（元器件）摆放在相应的位置上，同样的原则，将同一模块的中的元器件摆放在一起，如下图将ASM1117和其相关的元器件摆放在一起：
之后，我们将Cortex-M4（处理器），也就是我们选用的（STM32）F407VET6的（电源）（电容）与其摆放在一起，电容尽量靠近（芯片）的电源引脚：
之后，将8MHz晶振和其振荡电路的电容C5和C8摆放在一起：将L2和R4以及L3和R8摆放在一起，其中L2和L3是两个（LED）
灯：
一些（排针）插座：
MPU6050（电子）（陀螺仪）和其相关的外围电路：最后，Nano（Pi）Duo2的插座和（USB）插座：
至此，我们的布局工作就完成了，来看一下整体布局：
接下来，对所有网线进行布线：
最后，对（PCB）顶层和底层进行覆铜，完成GND（网络）的连接：
最终效果：
这样，我们就完成（控制电路）板PCB的设计工作，之后我们需要将设计图提交到工厂进行生产。
也就是说，控制模块是一个底板，上面带有几组插槽，（电源模块）和NanoPi通过引脚插入到底板当中完成组装。
此外，控制模块还需要接入超声波模块用于测量前方障碍物到车体的距离，以及一些预留的GPIO引脚。
我们完成控制模块的（电路设计），我们本来可以选用STM32F103RCT6作为控制模块的处理芯片，并在其上完成（嵌入式）
程序的开发，但就目前情况来看此芯片价格高居不下，于是我们选用了STM32F407VET6，也就是说使用了Cortex-M4系列芯片来作为我们的处理芯片。
routing布线设计规则
R o u t i n g布线设计规则-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIANRouting 布线设计规则 1Clearance Constraint-安全间距Routing Corners-布线转角Routing Layers-布线板层Routing Priority-布线次序Routing Topology-布线逻辑Routing Via Style-过孔型式SMD To Corner Constraint-SMD焊点限制Width Constraint-走线线宽安全间距(Routing标签的Clearance Constraint)它规定了板上不同网络的走线焊盘过孔等之间必须保持的距离。
一般板子可设为0.254mm，较空的板子可设为0.3mm，较密的贴片板子可设为-0.22mm，极少数印板加工厂家的生产能力在-0.15mm，假如能征得他们同意你就能设成此值。
0.1mm 以下是绝对禁止的布线层面和方向（Routing标签的Routing Layers）此处可设置使用的走线层和每层的主要走线方向。
请注意贴片的单面板只用顶层，直插型的单面板只用底层，但是多层板的电源层不是在这里设置的（可以在Design-Layer Stack Manager中，点顶层或底层后，用Add Plane 添加，用鼠标左键双击后设置，点中本层后用Delete 删除），机械层也不是在这里设置的（可以在Design-Mechanical Layer 中选择所要用到的机械层，并选择是否可视和是否同时在单层显示模式下显示）。
机械层1一般用于画板子的边框；8i H-Z)_ o q O0机械层3一般用于画板子上的挡条等机械结构件；2R k S f0W:U J B w G0机械层4一般用于画标尺和注释等，具体可自己用PCB Wizard 中导出一个PCAT结构的板子看一下走线线宽（Routing标签的Width Constraint）它规定了手工和自动布线时走线的宽度。
pcb布局布线规则
节选自altium designer7使用手册中部分布局布线部分。
元件布局的基本规则按电路模块进行布局，实现同一功能的相关电路称为一个模块，电路模块中的元件应采用就近原则，同时应将数字电路和模拟电路分开。
定位孔、标准孔等非安装孔周围1.27mm内不得贴装元器件，螺钉等安装孔周围3.5mm （对应M2.5 螺钉）、4mm（对应M3 螺钉）内不得贴装元器件。
绘制PCB图6-8 【Cluster Placer】布局结果图6-9 【Statistical Placer】布局结果6.2.3 自动推挤布局多个元件堆积在一起时候（如图6-10 所示），可采用自动推挤布局将元件平铺开。
设计自动推挤参数。
执行菜单命令【Tools】|【Component Placement】|【Set Shove Depth…】，弹出推挤深度设置对话框，如图6-11 所示。
推挤深度实际上是推挤次数，推挤次数设置适当即可，太大会使得推挤时间延长。
系统执行推挤是类似于雪崩的推挤方式。
执行菜单命令【Tools】|【Component Placement】|【Shove…】，出现十字光标，在堆叠的元件上单击鼠标左键，会弹出一个窗口，显示鼠标单击处堆叠元件列表和元件预览，如图6-12 所示。
在元件列表中单击任何一个元件，开始进行执行推挤，自动推挤布局结果如图6-13 所示。
元件堆叠图6-10 元件堆叠图6-11 推挤深度设置对话框图6-12 弹出式叠放列表和预览图6-13 自动推挤布局结果6.3 系统布线当元件的布局布好之后，就需要对整个系统进行布线，布线总体上分为自动布线和手动布线两种。
但是随着微电子技术的发展对布线的要求有了很高的要求，于是就有了等长卧装电阻、电感（插件）、电解电容等元件的下方避免布过孔，以免波峰焊后过孔与元件壳体短路。
元器件的外侧距板边的距离为5mm。
贴装元件的焊盘外侧与相邻插装元件的外侧距离不得大于2mm。
金属壳体元件和金属件（屏蔽盒等）不能与其他元器件相碰，不能紧贴印制线、焊盘，其间距应大于2mm。
计算机硬件设计中的逻辑综合与布局布线
计算机硬件设计中的逻辑综合与布局布线计算机硬件设计中的逻辑综合与布局布线是现代数字电路设计的重要环节。
逻辑综合是指将高级语言或者硬件描述语言（HDL）描述的设计转化为逻辑电路的过程，而布局布线则是将逻辑电路映射到物理芯片上的过程。
本文将从逻辑综合和布局布线的概念、工具与流程以及优化方法等方面进行论述。
一、逻辑综合逻辑综合是数字电路设计的首要环节，它是将高级语言或HDL描述的设计转换为可实现的逻辑电路的过程。
逻辑综合可以分为两个主要步骤：综合和优化。
1. 综合综合的目标是将输入的高级语言或HDL描述的设计转化为门级电路的结构，也就是将设计转换为逻辑门电路。
综合工具会将设计中的逻辑运算符和寄存器等元件映射为逻辑门的组合，并生成逻辑网表。
逻辑网表描述了电路的所有逻辑元件和它们之间的连接关系。
2. 优化优化是为了改进综合后的电路的性能，包括面积、功耗和时序等。
通过逻辑优化，可以减少电路中的逻辑门数量、减小功耗以及提高电路的工作速度。
逻辑综合工具会根据设计约束和优化目标对逻辑网表进行优化，产生更加高效的逻辑电路。
二、布局布线布局布线是将逻辑电路映射到物理芯片上的过程，它决定了芯片中各个元件的摆放位置和电路中各个信号线的走向。
布局布线主要有两个方面的考虑：1. 布局布局的目标是将逻辑电路中的元件放置到芯片的适当位置上。
合理的布局能够减少信号传输距离、降低电路的时延，并且便于后续的布线过程。
布局工具会根据时序和面积等约束，将逻辑元件进行适当的摆放，以最大程度地满足设计要求。
2. 布线布线是指在芯片上设计逻辑电路中的信号线路，包括信号线的走向和连接方式等。
布线的目标是减少信号传输延迟、功耗以及互连长度等。
布线工具会根据设计约束自动对逻辑网表中的信号线进行布线，并生成布线结果。
三、优化方法在逻辑综合和布局布线过程中，有多种优化方法可以提高硬件设计的性能和效果。
这些方法包括：1. 时序优化：通过改变电路中的时序约束，优化电路的时延和时序性能。
综合布线系统规划设计说明
综合布线系统规划设计说明1.1系统概述综合布线系统是弱电系统数据和语音传递的基本通道。
在综合布线系统的基础上，可以形成遍布整个大楼的电话网络、计算机网络。
综合布线系统是信息系统中最基础的组成部分，它的性能直接影响到信息系统的性能和寿命。
本系统为常熟市农行大厦建立一套为所有语音和数据信号传输，具有高速灵活，可扩展的模块化介质通路；是一个线路管理系统，由光纤、六类非屏蔽双绞线电缆、6类配线架、组合式插头与插座、跳线以及附件组成。
1.2 需求分析1.1.1系统分析常熟市农行大厦的办公和政务的要求建立数字通讯系统和万兆网系统。
为此建立的结构化布线系统，应能适应并适合业务发展的要求。
本综合布线系统要求能支持话音及多种计算机数据系统。
此次综合布线系统设计的核心要求如下：满足相关的国际标准和国家标准；能够支持各种计算机网络设备和电话系统；具有先进性、可靠性、可互换性和可扩充性；楼内垂直数据主干采用单模光纤；楼内垂直语音主干采用5类25对大对数电缆。
1.1.2工程特点分析常熟市农行大厦的综合布线系统作为建筑物内的语音、数据及图像通信等系统的传输媒体。
考虑到常熟市农行大厦对于通讯网络（CNS）、办公自动化（OA）等系统的信息传输的需求较高，在布线方面具有高度灵活性、可靠性及综合性的要求，并且要求易扩容、面向未来的发展及方便维护和管理。
综合布线系统采用全模块化结构，方便系统的扩展；并且具有极大的灵活性，当以后系统更改、设备移位时，不必重新布线，只须在相应的配线架上跳线即可。
布线系统是树状星型结构，以支持目前和将来各种网络的应用。
通过跳线实现与不同的网络设备互连。
结构化综合布线系统由工作区子系统、水平子系统、管理子系统、垂直子系统、设备间子系统和建筑群子系统六个子系统构成。
1.3总体设计说明整个常熟市农行大厦的综合布线系统采用星型物理结构，通过不同的适配器和网络设备构成不同的逻辑结构，适合于通讯系统、计算机系统和其他智能化管理系统的需求。
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基于cell-based APR Design Flow注释文档基于标准单元的设计流程基于标准单元的设计主要分成如下5个部分：1．定义系统级模型，即体系结构的设计通过verliogC或systemC来做最顶层的系统设计。
2．系统设计完成后就需要RTL代码进行门级数字电路前端设计，并通过一系列前端验证工具进行前端设计验证，比如Modelsim、VCS等。
3．前端RTL代码完成后就进入代码综合流程，该流程把一些比较抽象的硬件语言转换成门级网表，门级网表的单元是使用的标准单元库组成。
该步需要进行门级的时序验证、功能验证及一致性验证。
4．RTL代码综合后就进入布局布线流程，通过该流程把有具体单元又有具体连接关系的门级网表变成物理版图。
该步需要进行版图级的时序验证、功能验证及一致性验证。
5．布局布线完成后最终生成tapeout的GDSII，该步的结果通过流片后进行实际的软件测试及硬件测试。
如上图所示为在各流程中可以使用的一部分工具的名称。
传统的布局布线流程在布局布线流程中需要前端RTL代码综合后门级网表数据，布局布线本质就是把门级网表变成满足时序的物理版图。
所以需要进行预布局过程，通过预布局可以把硬宏模块放置在指定的位置，也可以把由标准单元组成的模块放置在指定的区域中。
预布局后就要进行电源地网络的设置，电源地网络的设置需要满足防止电压降及电迁移的要求。
基本框架设置后就进行标准单元组成的模块的实际布局及时钟树综合，该流程中同时需要进行时序验证及优化。
布局达到时序要求后就进行细节布线过程，同样该步骤需要进行时序验证。
布线后就进行寄生参数提取后最精确的时序分析，该寄生参数的提取数据并不能做为sign-off的数据，最后的数据时GDSII的寄生参数数据做sign-off时序分析。
如上图右边所示为布局布线各个流程中的图形显示。
线延时问题随着制造工艺的越来越先进，连线的延时已经成为主要影响时序的一个部分。
由于金属连线的电阻大导致新的时序问题：比如时序收敛性，信号完整性，功耗问题。
现在考虑时序收敛性问题的综合工具有PKS与physical compiler。
分析或解决信号完整性问题的工具有nanoroute与celtic。
分析或解决功耗问题的工具有voltage storm。
Soc encounter工具介绍Soc encounter是一个半定制流程下的工具平台也可以说它是层次化物理实现环境。
Soc encounter由如下一系列工具组成：First encounter，该工具主要完成虚拟布局、实际布局、时钟树综合及版图生成。
Nanoroute，该工具主要完成考虑信号完整性及时序收敛的布线工作。
PKS，该工具主要是对门级网表进行优化的工作。
Fire&ice QX，该工具主要是进行寄生参数提取的工作，用于做精确的时序分析。
V oltagestorm，该工具主要是进行电压降与电迁移分析的工作。
基于soc encounter环境的设计流程如上图所示，先通过综合工具把RTL代码转换成门级网表，再通过First encounter工具完成虚拟布局、实际布局、时钟树综合。
接着通过Nanoroute工具完成考虑信号完整性及时序收敛的布线工作。
布局布线基本完成后进行芯片空间空隙的填充过程，主要是把物理版图的层连接起来，填充单元有I/O填充单元与标准单元填充单元。
在前面的过程到最后都需要进行时序分析及优化。
当时序达到要求后就需要进行功耗分析确定无电迁移及电压降问题，最终导出GDSII进行最终的物理验证后tapeout。
实验开始数据准备：工艺信息及物理版图库数据：包括物理视图工艺库信息，标准单元、IO单元与宏单元物理视图，天线效应信息。
时序信息库数据：包括基本的最快、最慢、典型三种时序库数据包括宏单元的时序信息。
噪声分析数据：进行信号完整性分析需要该数据进行噪声分析。
时序约束信息：该数据时前端综合工具提供的，即为时序约束文件。
实验开始数据准备：设计网表，在门级网表中加入I/O单元。
为整个芯片加入相应的输入输出I/O、足够的电源I/O（电源I/O包括I/O自身电源供电IO与芯片内核供电I/O），4个拐角I/O单元。
需要多少电源I/O才可以使满足要求将在下面讨论。
如图右下角为I/O单元的使用后的图形显示界面。
实验开始数据准备：唯一化后的设计网表，网表必须所有参考名称是一一对应的，这样才可以进行时钟树综合，扫描链插入及优化。
通过执行命令来对门级网表进行唯一化操作：uniquifynetlist –top topmodulename unquified_netlis design_netlist。
实验开始数据准备：I/O位置定义文件：在设计网表中加入I/O单元后就需要把I/O单元的位置信息确定下来，I/O 位置定义文件包含该信息。
其基本内容包括：Iopad的实例名，该实例名对应设计网表中的实例名。
IO管脚的位置方向，通过该设置定义具体I/O在芯片上下左右的哪边。
IO管脚的类型，该设置主要是针对I/O填充单元及拐角I/O单元来设置的。
实验开始数据准备：如图所示为IO位置定义文件的内容说明及实际放置后的具体视图。
实验开始数据准备：如图所示是启动后布局布线工具soc-encounter的视图界面。
工具界面包括工具栏、快捷键栏、视图栏、图层栏、命令栏及视图类型栏组成。
设计数据导入在encounter图形界面的工具栏中点击Design—>Design import出现如上图的Design参数设置界面。
在该设置界面需要导入以下数据：门级网表同时定义网表的顶层模块名。
物理视图库LEF文件，该文件保存有标准单元，宏单元以及IO单元的物理信息。
时序信息文件，布局布线是基于时序收敛来工作的，所以需要各个单元模块的时序信息进行延时分析。
时序信息可以导入最坏、最好、典型三种时序数据。
各种基本优化单元的信息，通过该设置工具从指定的单元里选择需要的单元进行时序优化，该设置可以通过类的形式（footprint）导入一类同类型单元。
基本优化单元包括：缓冲单元、延时单元、反相器驱动单元。
I/O单元位置信息文件，通过该文件的信息定位各种I/O单元在芯片周围的具体位置、I/O单元之间的邻接关系即电源地I/O的设置。
数据导入在Design栏中导入基本的数据后，还需在Timing、Power及Misc栏中导入必要的时序分析、功耗分析及噪声分析相关的数据。
上图左边所示，在Timing设置栏中需要导入前端综合代码时的时序约束文件，工具通过该时序约束文件进行时序分析、优化及指导时钟树综合。
上图右上所示，在Power设置栏中需要设置整个设计中电源地全局名称，工具在做电源地分布时使用该设置数据。
上图右下所示，在misc栏中导入用于噪声分析的CDB数据信息，工具在做基于信号完整性布局布线及串扰优化时使用该数据。
对数据导入的基本数据输入完毕后，可以点击SA VE，把基本的设置信息保存起来，在后续的设计中可以通过直接导入.Conf数据来减少重复性的数据导入。
该步骤对于提高工作效率比较实用，因为布局布线工作是一个迭代过程很多的流程，基于同样的数据可能需要不断的重新操作，该步骤就是提高输入同样数据的效率，减少迭代时多余的操作。
数据导入数据导入工作完成后，点击OK。
如上图所示为工作界面的可视化视图即为芯片形式的显示结果。
芯片外围为I/O管脚，中间位内核单元放置的区域。
由于现在还没有进行详细的布局布线工作，所以芯片视图内部是空的，在芯片左边红色模块代表标准单元组成的模块，芯片右边将会显示宏单元模块。
预布局设计在原始数据导入以后，首先第一步就是需要设置芯片的内核大小，前提是在I/O管脚组成的面积小于需要的面积。
设置芯片的内核大小可以直接设置芯片的内核长宽尺寸决定，也可以通过设置芯片内核利用率让工具自动计算出芯片内核的大小。
芯片利用率一般大于85%，所以先设置利用率为85%来计算芯片大小的原始数据。
计算公式是标准单元的总面积比上内核利用率的值即为内核大小，如上图中公式所示，其中内核利用率是所有模块包括（标准单元、宏模块、隔离带halo）面积与芯片内核面积的比值。
一般推荐芯片的形状为正方形，所以在core aspect ratio参数中设置为1。
因此芯片内核的长宽值就通过芯片面积开根号计算出来了。
由于电源连线与宏模块要占用面积的不确定性，所以芯片内核的面积应该比利用率为85%的内核面积要大，所以通过增加长宽的尺寸来设置真正理论上合适的值。
举个例子：标准单元组成的面积为2000000，芯片内核利用率为85%，没有宏模块，那么根据计算公式为2.352941，那么宽长为1534，最终实际宽长设置应该大于该计算值。
预布局设计芯片内核面积余量设置在进行预布局设计时，需要提供多余区域来设置电源地环，电源地环的设置将在电源地规划中讨论。
如图右上所示。
基于芯片内核与基于I/O PAD的面积区别当I/O PAD组成后的长宽值大于内核根据利用率计算出来的长宽值，那么该芯片面积最终是基于I/O PAD的。
当I/O PAD组成后的长宽值小于内核根据利用率计算出来的长宽值，那么该芯片面积最终是基于内核的。
如果是基于芯片内核的面积，那么I/O PAD之间会出现间距。
由于I/O PAD 之间不能留有空隙，就需要进行空隙的填充来使各I/O PAD连接起来。
空隙的填充通过I/O填充单元来实现，如图右下所示。
预布局设计通过点击floorplan->specify floorplan具体设置预布局参数，如上图所示。
对于基于I/O PAD的面积设置：设置core width and height参数为一个比较小的值，比如100。
设置core to IO boundary参数为合适的值，这个值主要是用来提供布置电源地环的空间及连接I/O PAD时走线通道空间。
设置完成后点击apply。
对于基于内核面积的设置：设置core width and height参数为一个实际需要的值。
设置core to IO boundary参数为合适的值，这个值主要是用来提供布置电源地环的空间及连接I/O PAD时走线通道空间。
设置完成后点击apply。
预布局设计宏单元的布局设置，如果设计中没有硬宏单元，那么在芯片显示的右边将不会出现绿色的模块，就不需要进行宏单元的布局。
如果有宏单元则通过点击移动图标，把对应的宏模块放入到芯片内核的指定位置上。
如上图所示。
预布局设计通过预布局参数的设置及宏单元布局后得到最终预布局的结果，如上图所示为没有宏单元的设计，主要参数的设置决定芯片内核的长宽尺寸及内核与I/OPAD的间距。
电源规划电源影响的问题主要是两个部分电迁移问题：当在大电流下，高速电子不断碰撞金属原子导致金属连线移位变形，最终金属连线短路或开路使芯片失效。