实验六——计数器改
计数器实验报告
计数器实验报告实验报告：计数器的设计与实现一、实验目的本实验旨在通过设计一个基本的计数器电路，理解和掌握数字逻辑电路的基本原理和设计方法，锻炼学生的逻辑思维能力和实际动手能力。
二、实验原理计数器是数字逻辑电路中常见的一个基本组件。
在本次实验中，我们设计了一个4位二进制计数器，它由四个D触发器和一些逻辑门组成。
D触发器是一种最常用的锁存器，具有一位输入端D和一位输出端Q，输入端的数值在时钟脉冲到达时被锁存到输出端。
三、实验器材与仪器1. 基于FPGA的实验平台2. Xilinx ISE设计软件四、实验步骤1. 打开Xilinx ISE设计软件，并创建一个新项目。
2. 在工程目录下新建一个源文件，并输入计数器的Verilog代码。
3. 设计一个时钟脉冲模块，控制时钟信号的频率。
4. 在源文件中实例化四个D触发器，将输入端和时钟信号连接。
5. 修改约束文件，将FPGA芯片的引脚与D触发器的输出端连接。
6. 点击“综合”按钮生成综合后的电路网表。
7. 点击“实现”按钮生成位文件。
8. 点击“下载”按钮将位文件下载到FPGA开发板上。
五、实验结果与分析经过以上实验步骤，我们成功地设计并实现了一个4位二进制计数器。
通过按下开发板上的复位按钮，可以将计数器的数值清零。
然后，每次按下计数按钮，计数器的数值就会加一，直到达到最大值时（1111），会自动循环回零。
在实际操作中，我们发现计数器的数值变化非常迅速，并且在达到最大值后会很快重新开始计数。
这是因为计数器的时钟频率相当高，每个时钟周期只需要几十纳秒的时间，所以人眼很难看到数值的变化。
此外，计数器的计数范围是0到15，即使用4位二进制表示，所以数值只会在0和15之间循环。
六、实验总结通过本次实验，我对数字逻辑电路的设计和实现有了更深入的理解。
计数器作为一个基本组件，它在各个数字系统中都有着广泛的应用。
通过学习和实践，我进一步掌握了Verilog语言的使用方法，提高了自己的电路设计能力。
计数器的设计实验心得
计数器的设计实验心得一、引言计数器是数字电路中常见的一个模块，其作用是记录输入信号的个数，并将结果输出。
在数字电路设计中，计数器的应用十分广泛，如频率测量、计时器、分频器等。
在本次实验中，我设计了一个4位二进制同步计数器，并对其进行了测试和验证。
本文将详细介绍实验过程和心得体会。
二、实验原理1. 计数器的基本原理计数器是由触发器组成的数字电路，其输入为时钟信号和复位信号，输出为计数值。
当时钟信号到达触发器时，触发器状态发生变化（从0变为1或从1变为0），并将此状态传递给下一级触发器。
当所有触发器状态都改变后，就完成了一次计数。
2. 4位二进制同步计数器的设计本次实验要求设计一个4位二进制同步计数器。
该计数器由4个D触发器组成，每个D触发器有一个数据输入端（D）、一个时钟输入端（CLK）和一个异步清零端（CLR）。
其中CLK接收外部时钟信号，CLR接收异步清零信号。
具体设计如下：- 第一级D触发器：CLK接收外部时钟信号，CLR接收异步清零信号。
D接收第二级D触发器的Q输出信号。
- 第二级D触发器：CLK接收第一级D触发器的Q输出信号，CLR接收异步清零信号。
D接收第三级D触发器的Q输出信号。
- 第三级D触发器：CLK接收第二级D触发器的Q输出信号，CLR接收异步清零信号。
D接收第四级D触发器的Q输出信号。
- 第四级D触发器：CLK接收第三级D触发器的Q输出信号，CLR接收异步清零信号。
D输入为1。
三、实验过程1. 设计电路图根据上述原理，我设计了一个4位二进制同步计数器电路图。
其中，CLK和CLR分别连接到开关和按钮上，方便手动控制时钟和复位操作。
电路图如下：2. 制作实验板根据电路图，我在实验板上焊接了相应的元件和连接线，并进行了测试和调试。
3. 实验测试在进行实验测试前，我先对时钟频率进行了设置。
由于本次实验要求计数范围为0~15（即4位二进制数），因此时钟频率需要满足以下条件：- 每个计数周期需要16个时钟周期。
加法计数器转换显示实验
（2） DAC0832将计数器输出的 8 位二进制信息转换
为模拟电压。DAC0832是一个双缓冲的D/A转换器。在本
实训中它的两个缓冲器都接成直通状态（参见9.4节）。
当计数器全为“1”时， 输出电压uO=UMAX，下一个 计数脉冲，计数器全为“0”，输出电压uO=0。显然，计 数 器 输 出 从 00000000 变 到 11111111 ， 数 模 转 换 器 就 有 28=256个递增的模拟电压输出。用示波器观察到的输出 波形就是如图9.2所示的锯齿波。
CEP CET CLK PE MR
Q0 Q1 Q2 Q3 TC
14 13 12
11 15
74 LS16 1
DA C0832
17 1
Xfer CS
13
14 15 16 4 5 6
7
DI7 DI6 DI5 DI4 DI3 DI2 DI1 DI0
WR1 WR2
IL E
2 18 19
＋ 5V
Vref 8
＋ 10V
4） DAC0832 DAC0832是实现D/A转换的器件。用示波器测量运放 741的输出信号，记录输出波形的形状、频率和幅度。如 果电路工作正常，其输出应为一个锯齿波。 改变输入脉冲CP的频率，观察输出波形的频率变化； 改变数模转换器DAC0832第8脚Vref的大小，观察输出波形 的幅值变化情况。
Umax 0 共25 6个点
图 9.ห้องสมุดไป่ตู้ 实训9输出波形
（3）输出锯齿波的频率f0和计数脉冲频率fcp的关系为 f0=fcp/256。因为每隔256个CP脉冲，计数器从00000000～ 11111111 变 化 一 次 ， 输 出 模 拟 电 压 就 从 0 到 U m a x 变 化 一 次 ， 所以两者具有上述关系。
更新转数计数器实训报告
一、实训目的本次实训旨在通过对ABB工业机器人转数计数器的更新操作，使学生掌握工业机器人转数计数器更新的基本原理、步骤和方法，提高学生对机器人系统的维护能力，为今后从事机器人维护工作打下坚实基础。
二、实训内容1. 转数计数器的概念及作用转数计数器是工业机器人系统中重要的传感器之一，用于记录机器人关节轴的运动转数，为机器人的运动控制提供精确的参考数据。
转数计数器的更新，即对机器人关节轴的转数数据进行重新设置，以保证机器人运动的准确性和稳定性。
2. 更新转数计数器的操作步骤（1）准备工作1）确保机器人处于安全状态，断开电源，拔掉电池；2）准备好示教器、操作手册等相关工具。
（2）更新转数计数器1）将机器人操作状态切换到手动模式，将控制柜上的钥匙旋转到手动减速模式；2）在手动操纵菜单中，动作模式选择“轴4-6”，依次将关节轴4、5、6运动到机械原点的刻度位置；3）动作模式选择“轴1-3”，依次将关节轴1、2、3运动到机械原点的刻度位置；4）点击示教器主菜单中的“校准”选项，选择“ROB1校准”；5）选择“校准参数”，点击“编辑电动机校准偏移”；6）根据示教器提示，输入各关节轴的机械原点偏移量；7）点击“参数有效”，重新启动系统；8）在重新启动后的示教器上，继续选择“校核”，选择“ROB1校准”；9）点击“转数计数器”，选择“更新转数计数器”；10）系统提示是否更新转数计数器，选择“是”；11）点击“全选”，对6个轴同时进行更新操作；12）更新完成后，所有轴的角度值会恢复黑色，此时机械手可以线性运动。
三、实训过程及结果1. 实训过程本次实训，按照操作步骤进行转数计数器的更新操作，过程中注意以下几点：（1）确保机器人处于安全状态，避免发生意外；（2）在操作过程中，严格按照操作步骤进行，避免误操作；（3）在输入机械原点偏移量时，注意精确度，确保机器人运动准确。
2. 实训结果经过本次实训，成功更新了ABB工业机器人的转数计数器，机器人运动恢复正常，达到了预期效果。
实验六Verilog设计分频器计数器电路
实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。
二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。
2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。
3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。
4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。
5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。
三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。
计数器逻辑功能测试实验报告
计数器逻辑功能测试实验报告
1.将计数器连接电源，并通过示波器检查电压值是否正常。
2. 将计数器的输入端口与电源端口连接，并通过示波器检查输入信号是否正常。
3. 将计数器的输出端口与示波器连接，并检查输出信号是否正常。
4. 通过改变计数器的计数模式，检查计数器是否可以正常计数并输出正确的结果。
5. 通过改变计数器的预设值，检查计数器是否可以正常预设，并输出正确的结果。
实验结果：
通过以上步骤的测试，计数器的逻辑功能正常，可以正常计数并输出正确的结果。
实验结论：
计数器的逻辑功能测试证明了计数器能够正常计数和输出正确的结果，符合设计要求。
- 1 -。
实验六 计数器设计
实验六计数器设计
08信息安全1班葛欣明20080830105
一、实验内容
1、设计一个同步的十进制加计数器，状态为0→1→2→3→4→5→6→7→8
→9→0…，带清零端。
2、用上面设计的十进制计数器打包，设计一个三位的十进制计数器，具体
进制为本人学号前加1(如学号为1 号，则设计一个101 进制的计数器），下载验证要求用七段数码管显示。
二、设计思想
（1）.以卡诺图连线：
QD*=QD’
QC*=QA’*QC’*QD+QC*QD’
QB*=QB’*QC*QD+QB*QC*QD’+QB*QC’
QA*=QA*QD’+QB*QC*QD
（2）.以十进制计数器为基础，前一个计数器完成一个完整的10进制计数周期后，rco输出一个高电平，作为下个计数器的时钟信号。
依此类推，当第一个计数器到达4同时第三个计数器到达1时，也就是计数器到达102时，自动清零，实现105位计数器。
三、实验电路
10进制加计数器
四、波形仿真
五、实验总结
经过本次试验，进一步的了解了由卡诺图对电路的数据，也学会了在调试中发现电路的错误。
重新熟悉了逻辑电路的设计。
《数字电子技术》实验指导书
数字电子技术实验指导书电气与电子工程学院实验一门电路逻辑功能及测试一、实验目的1. 熟悉门电路逻辑功能2. 熟悉数字电路实验仪及示波器使用方法二、实验仪器及材料1. 双踪示波器2. 器件74LS00 二输入端四与非门 2片74LS20 四输入端双与非门 1片74LS86 二输入端四异或门 1 片三、实验内容1.测试门电路逻辑功能（1）.选用双四输入与非门74LS20一只，插入14P锁& 紧插座上按图1.1接线、输入端接K1-K16（电平开关输出插口），输出端接电平显示发光二极管（L1-L16任意一个）（2）.将电平开关按表1.1置位，分别测输出电压及逻辑状态。
表 1.1输出输出1 2 4 5 Y 电压（V）H H H HL H H HL L H HL L L HL L L L2．异或门逻辑功能测试（1）.选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接电平开关，输出端A、B、Y接电平显示发光二极管。
（2）.将电平开关按表1.2置位拨动，将输出结果填入表中。
表 1.2输入输出A B Y Y电压L L L LH L L LH H L LH H H LH H H HL H L H3、逻辑电路的逻辑关系（1）.用74LS00、按图1.3，1.4接线，将输入输出逻辑关系分别填入表1.3、表1.4中，表1.3输入输出A B YL LL HH LH H表1.4输入输出A B Y ZL LL HH LH H（2）.写出上面两个电路逻辑表达式。
五、实验报告1.按各步骤要求填表并画逻辑图。
2.回答问题：（1）怎样判断门电路逻辑功能是否正常？（2）与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？（3）异或门又称可控反相门，为什么？实验二组合逻辑电路（半加器、全加器）一、实验目的1.掌握组合逻辑电路的功能测试。
2.验证半加器和全加器的逻辑功能。
3.学会二进制数的运算规律。
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2016/2/23 计数器
设第0个状态输出0000 则CP从0计到6计数器都正 常工作 输出从0000变化到0110 当CP计到7时，输出0111 应使R0(1) =1，R0(2)=1，输出 将被复位成0000 也就是说0111这个状态被 0000所取代
2016/2/23 计数器
设第0个状态输出0000
则CP从0计到5计数器都正常 工作输出从0000变化到0101
当CP计到6时，输出0110 使S9(1) =1，S9(2)=1，输出被 置成1001 也就是说0110这个状态被 1001所取代 计数器只从0计到5后便直接 到9，之后再回到0 从而也实现了七进制计数。
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电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
四、实验内容
测试集成计数器74LS90的逻辑功能 用复位法和置位法设计七进制计数器
2016/2/23
计数器
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电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
五、注意事项
特别注意74LS90的电源(5)和地(10)的位置 在计数时，复位端和置位端要接地 CP输入要用脉冲，其它用逻辑开关 数码管的选择开关要放到“共阳”的位置
计数器只从0计到6便又回到0， 从而实现七进制计数
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3、任意进制计数器设计方法（七进制）
电 （1）置位法（置9法） 工 电 子 实 验 中 QD QC QB QA 心 R0(1) S9(1) 多 R0(2) S9(2) CP CP 1 2 媒 体 CP 演 示 S9(1) = QC 课 件 S9(2) = QB
2016/2/23
计数器
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2、集成二—五—十进制计数器74LS90
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
QD R0(1) QC CP1 QA S9(1) S9(2)
R0(2) CP2
若从CP1输入，从QA输出，为二进制计数器
若从CP2输入，从QDQCQB输出，为五进制计数器
74LS90
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计数器
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电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
三、实验原理
1、计数器的功能及分类
计数器是对输入的时钟脉冲进行计数的器件，按 计数进制可分为二进制和二—十进制计数器，按
输出端翻转方式可分为同步计数器和异步计数器， 按计数趋势又可分为加法计数器和减法计数器。
2016/2/23
计数器
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电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
致谢
非常感谢各位同学的支持和配合！
祝各位同学考试取得好成绩！
2016/2/23
计数器
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基础电子线路实验（九）
计数器实验
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
一、实验目的
熟悉计数器的逻辑功能 掌握任意进制计数器的设计方法 学习数码管的使用方法
2016/2/23
计数器
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电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
二、实验器材
集成二—五—十进制计数器1片 74LS00二输入与非门1片
若CP2与QA相连，从CP1输入，则为8421码十进制计数器 若CP1与QD相连，从CP2输入，则为5421码十进制计数器 R0(1) 、R0(2)同为1时，将计数器置0（即0000） S9(1) 、S9(2)同为1时，将计数器置9（即1001）
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3、任意进制计数器设计方法（七进制）