集成电路课程设计(CMOS二输入及门)
CMOS逻辑电路设计
CMOS逻辑电路设计CMOS（Complementary Metal-Oxide-Semiconductor）逻辑电路是现代集成电路中广泛应用的一种电路结构。
它由N沟道MOS（NMOS）和P沟道MOS（PMOS）互补组成，具有低功耗、高噪声抑制和高速运算等优势。
在本文中，我们将探讨CMOS逻辑电路的设计原理和方法。
一、CMOS逻辑门的基本结构CMOS逻辑门是由一对互补的MOS管组成的。
其中，NMOS管是由N沟道与P+掺杂的互补金属氧化物半导体（CMOS）结构形成，而PMOS管是由P沟道与N+掺杂的CMOS结构形成。
CMOS逻辑电路通过控制这些NMOS管和PMOS管的某些管子通断来实现逻辑运算。
二、CMOS逻辑门的基本原理CMOS逻辑门的基本原理是利用MOS管在开关状态时流过的电流来实现信号的逻辑运算。
当NMOS管的门极接收到高电平信号（逻辑1）时，通常情况下，NMOS管导通，PMOS管截止。
相反，当NMOS 管的门极接收到低电平信号（逻辑0）时，NMOS管截止，PMOS管导通。
通过这种控制逻辑，CMOS逻辑门可以实现与门、或门、非门等基本逻辑运算。
三、CMOS逻辑电路的设计方法在进行CMOS逻辑电路设计时，需要遵循以下步骤：1. 确定逻辑功能：根据所需的逻辑运算，确定需要设计的CMOS逻辑门类型。
2. 绘制逻辑图：根据所需的逻辑功能，用逻辑符号绘制电路的逻辑图。
3. 分析逻辑功能：根据逻辑图，分析逻辑门输入和输出之间的关系，确定每个逻辑门的输入和输出真值表。
4. 选择器件尺寸：根据所需的逻辑门延迟、功耗和面积等要求，选择合适的管子尺寸。
5. 进行布线：根据所选用的管子尺寸，进行电路的布线设计。
6. 进行模拟仿真：使用电路设计软件，进行CMOS逻辑电路的仿真，验证其功能和性能。
7. 进行物理实现：根据设计结果，进行CMOS逻辑电路的物理实现，包括掩膜制作、晶圆制作和封装测试等过程。
四、CMOS逻辑电路的优势与应用CMOS逻辑电路具有以下优势：1. 低功耗：由于CMOS逻辑电路的特殊结构，只有在发生信号变换时才会有较大电流流过。
CMOS模拟集成电路设计第二版课程设计 (2)
CMOS模拟集成电路设计第二版课程设计一、设计目标本次课程设计目标是：通过对CMOS模拟集成电路设计第二版中的一个电路设计实例进行仿真分析、电路优化及布局设计，深入理解和掌握CMOS模拟集成电路的基本原理及设计方法，培养学生分析和设计模拟集成电路的能力。
二、课程设计内容1.复习：基本模拟电路的分析和设计方法在进行CMOS模拟集成电路设计前，学生需要具备基本模拟电路的分析和设计方法。
本节将对常见的放大电路（比如共射放大电路，共基放大电路和共集放大电路等）的分析和设计方法进行复习。
2.CMOS反相器设计实例讲解本部分将讲解CMOS反相器的结构及原理，并通过具体的例子进行电路设计分析和仿真。
帮助学生了解CMOS反相器的设计方法、电路特性及其影响因素。
3.电路优化与参数选择在本部分，我们将重点介绍电路优化及参数选择的方法。
从电路的性能和稳定性等方面进行优化选择，并通过仿真结果来证明优化参数的效果。
4.布局设计与模拟验证本部分将介绍CMOS模拟集成电路的布局设计及模拟验证方法。
布局设计不仅可以影响电路的性能，也会影响电路的稳定性和可靠性。
通过模拟验证对电路进行分析验证。
三、设计评分方案本次课程设计采用滚动评分的方式，共计100分，具体评分如下：1.复习及设立问题：10分2.设计实例介绍及分析：20分3.参数选择及电路优化：30分4.布局设计及模拟验证：40分四、设计要求1.学生需要独立完成所有实验任务，不允许抄袭2.电路模拟软件使用HSPICE或者Spectre等，本节课程以HSPICE为例3.学生需要提交电路仿真截图、仿真结果以及电路设计原理图等作为实验报告。
五、总结通过本次课程设计的学习，学生可以深入了解CMOS模拟集成电路设计的基本原理及设计方法，并且培养分析和设计模拟集成电路的能力，为以后的研究或工作打下更好的基础。
同时，通过本次课程设计，学生能进一步加深对学过的知识的理解，增强把理论知识转化为实际工程应用的能力，提高实际应用能力和工程素质。
CMOS模拟集成电路设计课程设计
CMOS模拟集成电路设计课程设计概述本设计以CMOS工艺为基础，要求完成一个简单的模拟集成电路的设计。
本课程旨在让同学们获得实践经验，强化相关知识的掌握程度，提高实验能力。
本设计的主要内容包括：基本电路设计、实验测试以及技术文献综述。
设计目标设计一个可靠、高性能且低功耗的CMOS模拟电路。
本设计中，将以一款CMOS 芯片为基础，使用新一代技术来实现其设计方案。
该方案应考虑到多个设计要素，如速度、功耗、面积、噪声等等。
设计过程基本电路设计本设计中的基本电路为一个基本差分放大器电路，该电路的特点是它可以将平衡的差分信号转换成单端输出信号。
差分放大器有以下几个优点：•高CMRR值•提高电压增益•减少同相信号噪声此外，差分放大器也具有以下几个劣势：•增加了复杂度•增加了功耗•增加了芯片面积实验测试完成差分放大器电路设计后，应进行实验测试以验证其性能。
在本设计中需要进行以下测试：•静态电流测试•差分输入电压放大测试•CMRR测试•带宽测试技术文献综述在本设计的最后阶段，应完成技术文献综述。
在这一部分，学生需要在IEEE、ACM、IEEEXPLORE等学术平台中寻找与本设计相关的学术论文，并对其内容进行概述、分析和讨论，以进一步理解CMOS模拟集成电路设计的核心原理。
结论本设计可以让学生获得机会与机器设计专业知识方面的知识和技能，同时将其与实际工程实践相结合。
本设计可用于培养学生的分析、协作以及研究技能，以满足我们日益增长的需求。
对于这些方面的学习，不仅可以从学术上获得好处，还可以为实际工程做好准备，开发出更优秀的产品。
2输入数据选择器mux2集成电路课设报告
姓名
助人为乐
性别
男
专业、班级
课程设计题目:二输入数据选择器版图设计
课程设计答辩或质疑记录：
成绩评定依据：
最终评定成绩(以优、良、中、及格、不及格评定）
指导教师签字:
年月日
3
3
3.1
在多路数据传送过程中,能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。数据选择器(MＵX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号,其工作原理如下图所示:
图3－1数据选择器原理图
2输入多路选择器(Mｕx2）的电路中A、B分别为两路输入端口，Ｓel为数据选择端,Out为数据输出端。它的逻辑功能是当Seｌ=0时，选择输入Ａ通过,Y=Ａ；当Sｅl=1时,选择输入B通过，Y=B。2输入多路选择器有三个与非门(nand2）和一个反相器构成。
5
这次课程设计的主要内容是集成电路版图设计，第一次尝试在电脑上进行版图的设计,有很多地方都不了解，都要通过自己对软件的学习才能顺利的进行实验。在选取了２输入同或门电路的同时，我开始了版图设计,刚开始时我完全不知怎么着手画版图，于是我通过查找图书馆的资料,学习Tanｎｅr集成电路设计方法，并从网上找了一些版图设计的实用教程，渐渐地我开始掌握了画版图的技巧，经过半天的努力,我把各个模块的版图画好了，经过几天的努力终于把整个芯片的版图画完，并最终通过了ＤRC检查。
4.2ﻩ整体版图设计9
4.3设计规则的验证及结果9
5．总结1０
参考文献1１
摘要
I C（“集成电路”)产业是全球高新技术产业的前沿与核心,是最具活力和挑战性的战略产业。自２000年来,在国家政策的大力支持下,我国集成电路产业得到了长足的发展,而作为集成电路产业最前沿的设计业更是呈现出“百花齐放”的繁荣景象。本文主要介绍了数据选择器的版图设计基本方法,实现了版图设计的基本要求。
CMOS二输入与非门设计
MOS 管集成电路设计》期中论文CMOS 二输入与非门设计日期：2015 年 5 月21 日目录一电路设计1.1与非门基础 (3)1.2 CMOS二输入与非门 (4)二版图设计2.1 LASI7软件介绍 (5)2.2版图设计过程 (5)三规则检查 (8)四LTspice 仿真 (10)4.1电路仿真分析软件简介 (10)4.2 LTspice仿真过程 (11)五总结 (15)六参考文献 (15)摘要MOS（Metal-Oxide-Semiconductor ）晶体管是一种金属- 氧化物半导体硅场效应管，分为PMO管和NMO管两种，由NMO和PMOS共同构成的电路即为CMO电路。
和传统的TTL电路相比，MOS H成电路具有功耗较低，速度较快，输入阻抗高，热稳定性好等优点，因而在目前有着广泛的应有，可以预见的是，MOS集成电路代替TTL电路已是大势所趋。
与非门是一种数字电路的基本逻辑电路，可以看做是与门与非门的结合，若当输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1），在数字电路中有着非常重要的作用。
本设计旨在采用CMO设计一个二输入的与非门，根据需要，它由两个PMO（M3和M4和两个NMO（M1和M2构成。
其中，两个PMO作为上拉管，两个NMO作为下拉管，两个输入信号A和B分别加在两对互补的NMO管和PMO管的栅极上，输出从他们的漏极引出。
设计完之后，用LASI7 软件画出版图并进行规则检查。
关键词：CMO、S 与非门、逻辑电路、LASI7一电路设计1.1与非门基础与非门是数字电路中一种重要的逻辑电路，本设计设计的是二输入与非门，它有两个输入端和一个输出端，当输入均为高电平，输出为低电平；若输入中至少有一个为低电平，贝揃出为高电平，其逻辑符号如图1所示图1二输入与非门逻辑符号由于有两个输入，所以真值表中它的组合共有4种形式，如表1所示表1二输入与非门真值表1.2 CMOS二输入与非门二输入与非门的下拉管由串联的NMOST M1和M2组成，上拉管则由并联的PMO管的M3和M4构成。
二输入与非门、或非门版图设计
课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：内容（方法、步骤、要求或考核标准及所需工具、设备等）一、实训设备与工具1．PVI计算机一台；2．Tanner Pro集成电路设计软件二、实训方法、步骤与要求1．二输入与非门电路的线路结构2．二输入或非门电路的线路结构3．CMOS倒相器电路的版图4．根据与非门、或非门线路结构，在一个工程中，重新新建两个新CELL，分别对应与非门和或非门版图，并设计与非门、或非版图结构。
模拟cmos集成电路设计课后题
模拟cmos集成电路设计课后题CMOS（Complementary Metal-Oxide-Semiconductor）集成电路设计是现代电子技术的关键领域之一。
该领域涉及到各种基本电路以及整个系统的设计与优化。
本文将模拟一篇CMOS集成电路设计的课后题，其中包括对基本电路的设计以及系统级优化的考察。
第一部分：基本电路设计（2000字左右）1. 设计一个2输入与门的CMOS电路。
给出电路图，并写出相应的布尔表达式。
2. 为了减小功耗并提高响应速度，经常需要将电路设计为动态逻辑电路。
请设计一个动态逻辑的非门电路，给出电路图，并写出相应的时钟脉冲控制信号。
第二部分：CMOS集成电路设计（2000字左右）3. 设计一个3输入与门的CMOS电路，并对其功耗进行优化。
4. 设计一个4位二进制全加器的CMOS电路，并考虑功耗和面积的优化。
第三部分：系统级优化（2000字左右）5. 将两个2输入与门和一个2输入或门组合成一个3输入与门。
请给出详细的设计流程和最终的电路图。
6. 设计一个8位互补码加法器的CMOS电路，并考虑功耗、面积和延迟的优化。
第一部分：基本电路设计1. 设计一个2输入与门的CMOS电路。
给出电路图，并写出相应的布尔表达式。
CMOS与门的基本电路由PMOS管和NMOS管组成。
在输入A和B分别接入与门电路的两个输入端，而输出则连接到NMOS管和PMOS管接口的并联电路的输出端。
当A和B同时为高电平时，输出才为高电平。
其布尔表达式可以写为：Z = A * B。
2. 为了减小功耗并提高响应速度，经常需要将电路设计为动态逻辑电路。
请设计一个动态逻辑的非门电路，给出电路图，并写出相应的时钟脉冲控制信号。
动态非门电路的设计可以采用PMOS管串联的结构。
当输入S 为高电平时，NMOS管导通，输出结果为0；当输入S为低电平时，PMOS管导通，输出结果为1。
其时钟脉冲控制信号可以表示为：NAND(A, A)。
CMOS超大规模集成电路设计第四版教学设计 (2)
CMOS超大规模集成电路设计第四版教学设计一、教学目标本教学设计旨在帮助学生全面深入地学习CMOS超大规模集成电路设计的知识和技能，包括：1.掌握CMOS超大规模集成电路设计的基础概念和原理；2.理解逻辑门电路、时序电路、内存电路和高速电路的设计方法；3.熟悉计算机辅助设计工具和流程，能够使用EDA软件进行电路设计；4.能够进行电路仿真和验证，掌握文档编写和报告撰写的规范。
二、教学内容1. CMOS超大规模集成电路设计基础1.CMOS工艺简介2.CMOS逻辑门电路设计3.CMOS时序电路设计2. CMOS高速电路设计1.MOSFET特性和高速电路的基础概念2.器件参数提高技术3.时钟和电源噪声抑制技术4.输入输出电路技术3. CMOS内存电路设计1.静态RAM存储电路设计2.动态RAM存储电路设计3.Flash存储器电路设计4. 计算机辅助设计工具和流程1.EDA软件的使用方法2.电路设计流程和设计规范3.电路仿真和验证方法三、教学方法1.理论课程采用讲授、提问和讨论的方式，注重知识与实践相结合，鼓励学生自主学习和团队合作；2.实验课程通过模拟和仿真实验的方式进行，通过实际操作来深入理解电路设计的原理和流程；3.课外学习包括课堂练习、期末论文和实验报告，加强学生的自主学习和研究能力。
四、教学评价1.课堂测验：测试学生对所学知识的掌握程度；2.期末论文和实验报告：测试学生对电路设计理论和实践的掌握和分析能力；3.团队合作评估：测试学生的团队协作和沟通能力；4.进行课程改革，准确把握学生学习特点，不断提高教学效果。
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）课程设计任务书学生姓名：王伟专业班级：电子1001班指导教师：刘金根工作单位：信息工程学院题目: 基于CMOS的二输入与门电路初始条件：计算机、Cadence软件、L-Edit软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）&1、课程设计工作量：2周2、技术要求：（1）学习Cadence IC软件和L-Edit软件。
（2）设计一个基于CMOS的二输入的与门电路。
（3）利用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
|学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。
对二输入与门电路进行设计仿真工作，完成课设报告的撰写。
提交课程设计报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录#摘要 (2)绪论…....………………………………………….………………….. ..3一、设计要求 (4)二、设计原理 (4)三、设计思路 (4)3.1、非门电路 (4)3.2、二输入与非门电路 (6)、二输入与门电路 (8)}四、二输入与门电路设计 (9)4.1、原理图设计 (9)4.2、仿真分析 (10)4.3、生成网络表 (13)五、版图设计........................ (20)、PMOS管版图设计 (20)、NMOS管版图设计 (22)、与门版图设计 (23)%、总版图DRC检查及SPC文件的生成 (25)六、心得体会 (28)七、参考文献 (29)八、附录 (30)摘要本文从设计到仿真以及后面的版图制作等主要用到了Cadence IC软件和L-Edit软件等。
设计的题目是基于CMOS的二输入与门电路，电路设计的思路是使用一个二输入的与非门加一个反相器来实现二输入与门的功能，其中电路设计部分用的是Cadence IC软件，仿真部分主要做的是时序仿真，后面的版图制作用的是L-Edit软件，由于版图制作只使用了一个L-Edit软件，所以版图完成之后只做了一个基本的DRC检查。
关键词：CMOS门电路、与非门、非门、与门（AbstractIn this paper, from design to production simulation and the back of the map, mainly use the Cadence IC software and L - Edit software, etc. Design the topic is based on CMOS two input and gate, circuit design train of thought is to use a two input nand gate and an inverter to realize the input and the function of the door, the circuit design part with Cadence IC software, main do is timing simulation, simulation of the back of the map production using L - Edit software, due to the map making only USES a L - Edit software, so the layout is completed only done a basic DRC check.Keywords: CMOS gate, NAND gate, NOT gate, AND gate;绪论随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。
而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。
随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。
集成电路有两种。
一种是模拟集成电路。
另一种是数字集成电路。
从制造工艺上可以将目前使用的数字集成电路分为双极型、单极型和混合型三种。
而在数字集成电路中应用最广泛的就是CMOS集成电路，CMOS集成电路出现于20世纪60年代后期，随着其制造工艺的不断进步，CMOS电路逐渐成为当前集成电路的主流产品。
本课程设计讲的是数字集成电路版图设计的基本知识。
然而在数字集成电路中CMOS门电路的制作是非常重要的。
本文便是讨论的CMOS与门电路的设计仿真及版图等的设计。
版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。
集成电路制造厂家根据版图来制造掩膜。
版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
不同的工艺，有不同的设计规则。
设计者只有得到了厂家提供的规则以后，才能开始设计。
版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。
很多集成电路的设计软件都有设计版图的功能，L-Edit软件的的版图设计软件帮助设计者在图形方式下绘制版图。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：（1）划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
)（2）版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
（3）布线完成模块间的互连，并进一步优化布线结果。
（4）压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
一、设计要求1、要求：用MOS器件来设计二输入与门电路。
2、内容：用Cadence软件进行电路原理图的绘制，生成网络表并进行交直流分析及瞬态分析。
3、用L-Edit软件进行电路版图的制作及DRC的检查。
二、设计原理》二输入与门有两个输入端A和B以及一个输出端Q，只有当A端和B端同时为高电平时输出才为高电平，否则输出都为低电平，即Q=AB。
与门的电路符号和真值表如图1所示：A B Q0/01 01%111图1 与门逻辑符号和真值表*由于此次是用CMOS管构建的二输入与门，而CMOS管的基本门电路有非门、与非门、或非门等，所以要想实现用CMOS管搭建出二输入与门电路，由关系式Q==AB可知可以用一个二输入与非门和一个非门连接，这样就可以实现一个二输入与门的电路。
本次设计就是用一个二输入与非门加一个非门从而实现了二输入与门的功能。
三、设计思路非门电路CMOS非门即反相器是由一个N管和一个P管组成的，P管源极接Vdd，N 管源极接GND，若输入IN为低电平，则P管导通，N管截止，输出OUT为高电平。
若输入IN为高电平，则N管导通，P管截止，输出OUT为低电平。
从而该电路实现了非的逻辑运算，构成了CMOS反相器。
CMOS反相器的电路图如下图2所示.图2 CMOS反相器电路图当Ui=UIH = VDD,VTN导通,VTP截止,Uo =Uol≈0V当Ui= UIL=0V时,VTN截止,VTP导通,UO = UOH≈VDD -低电平输出特性当输出为低电平时，即v0=V OL时，反相器的P沟道管截止、N沟道管导通，工作状态如图3所示，低电平输入特性如图4所示。
图3 CMOS反相器的低电平输出状态;图4 CMOS反相器的低电平输出特性(2)高电平输出特性当输出为高电平时，即v0=V OH时，反相器的N沟道管截止、P沟道管导通，工作状态如图5所示，低电平输入特性如图6所示。
'图5 CMOS反相器的高电平输出状态^图6 低电平输入特性还有就是CMOS电路的优点:（1）微功耗。
CMOS电路静态电流很小，约为纳安数量级。
（2）抗干扰能力很强。
输入噪声容限可达到VDD/2。
（3）电源电压范围宽。
多数CMOS电路可在3～18V的电源电压范围内正常工作。
）（4）输入阻抗高。
（5）负载能力强。
CMOS电路可以带50个同类门以上。
（6）逻辑摆幅大（低电平0V，高电平VDD ）二输入与非门电路二输入CMOS与非门电路，其中包括两个个串联的N沟道增强型MOS管和两个个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B全为高电平时，才会使两个个串联的NMOS管都导通，使两个个并联的PMOS管都截止，输出为低电平。
设计电路图如下图7所示：图7 CMOS与非门电路二输入与非门电路的逻辑符号和真值表如下图8所示：{图8A B Q0 0…10 1 11 0&11 1 0如上图7中所示，设CMOS管的输出高电平为“1”，低电平为“0”，图中T2、T4为两个串联的NMOS管，T1、T3为两个并联的PMOS管，每个输入端（A 或B）都直接连到配对的NMOS管（驱动管）和PMOS（负载管）的栅极。
当两个输入中有一个或一个以上为低电平“0”时，与低电平相连接的NMOS管仍截止，而PMOS管导通，使输出Y为高电平，只有当两个输入端同时为高电平“1”时，T2、T4管均导通，T1、T3管都截止，输出Y为低电平。
由以上分析可知，该电路实现了逻辑与非功能，即Y=。
￥二输入与门电路在本次设计中，二输入CMOS与门电路是由一个二输入CMOS与非门电路和一个非门（反相器）组成，其中二输入与非门包括两个个串联的N沟道增强型MOS管和两个个并联的P沟道增强型MOS管，而反相器是由一个N管和一个P管组成的。
二输入与非门的输出即为反相器的输入，A、B输入端连到一个N 沟道和一个P沟道MOS管的栅极，输出极Q为反相器的输出端。
当输入端A、B 中只要有一个为低电平时，与非门部分就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平，从而使反相器的输入为高电平，使反相器的NMOS管导通PMOS管截止，使反相器输出即Q端输出低电平；仅当A、B 全为高电平时，才会使与非门部分的两个串联的NMOS管都导通，使两个个并联的PMOS管都截止，输出为低电平进而使反相器部分的PMOS管导通NMOS管截止，使输出端Q输出高电平，这样也就实现了二输入与门的功能。
设计电路图如下图8所示：图8与门电路的逻辑符号和真值表如上文的图1中所示。
【四、二输入与门电路设计原理图设计首先打开选择其中的Design Entry CIS子软件，在弹出的窗口中选择orCAD Capture CIS，如下图9所示：图9 软件选择进入工作界面之后在菜单栏中选择File按钮然后选择New选项下面的子选项Project来建立新的工程，如下图10所示：>图10 新建工程文件点击OK之后就能进入工作界面，如下图11所示：图11 Cadence工作界面点击菜单栏中的Place按钮选择Part选项调出元件库，然后点击右边中的处加载需要用到的一些元件库。