基于FPGA的图像采集系统设计与实现

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基于FPGA控制的图像采集和存储系统

储系统结构。计了在图像采集和存储系统中的ＦＧＡ控制模块，ＵＳ设Ｐ用Ｂ通讯模块实现了采集存储系统和计算机之问的数
据传输，足了系统对回放的存储图像不丢帧的要求。经实际检验，好地满足了实验要求。满较关键词：ＰＡ，ＦＧ图像采集和存储，Ｂ通讯模块ＵＳ
ＦＰＧＡｏｔｏｓｄｓｇｅｎｔｅｓｓｅｏｍａｅａｑｉｉｏｎｔｒｇ．ｅｍｏｕｅｏＢｒａｉｅｈｃｎｒｌｅｉｎｄｉｈｙｔｍｆＩｇｃｕｓｔｎａｄｓｏａｅＴｈｄｌｆＵＳｅｌｓｔｅｉｉｚｄｔｏｍｕａａｉｎｂｔｅｈｍａｅａｑｉｉｉｎａｄｓｏａｅｓｓｅａｄｔｅｃｍｐｔｒａｄｔｉｃｅａａｃｍｎｃｔｅｗｅｎｔｅＩｇｃｕｓｔｎｔｒｇｙｔｍｎｈｏｕｅ，ｎｈｓｓｈｍｅｏｏｍｅｔｈｎｅｔａｙｔｍ ’ＳｔｒｇｉｇｓｏｏｔＰａｔａｐｌａｉｎｓｏｈｓｓｈｍｅｓｅｓｔｅｅｄｈｔｓｓｅｓｏａｅｍａｅｉｎｔｌｓ．ｒｃｉｌａｐｉｔｏｈｗｓｔｉｃｅｉｃｃｒａｏａｌ．ｅｓｎｂｅ
的实时采集，储并回放存储图像的系统。存
ｌ系统结构与组成

基于FPGA的一体化实时图像采集系统设计

能力强等优点使其在成像领域得到了广泛的应用和发展ｆｌ，成为现代光电子学中最活跃、最具
快速采样、存储及图像数据处理就显得尤为必要。传统的使用单片机作为控制器对数据进行间
ＢａｓｅｄｏｎＣＭＯＳｉｍａｇｅｓｅｎｓｏｒ，ｏｎｅＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ（ＦＰＧＡ）ｉｓｃｈｏｓｅｎａｓｔｈｅ
７２６０００）
Ａｂｓｔｒａｃｔ：Ｉｎｏｒｄｅｒｔｏｏｂｔａｉｎｒｅａｌ－ｔｉｍｅａｎｄｐｒｅｃｉｓｉｏｎｉｍａｇｅｆｒｏｍＣＭＯＳｉｍａｇｅｓｅｎｓｏｒ，ａｎｉｍｐｒｏｖｅｄｒｅａｌ－ｔｉｍｅｄａｔａａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍｉｓｄｅｓｉｇｎｅｄｂａｓｅｄｏｎｔｈｅｃｏｍｂｉｎａｔｉ刘萌
（商洛学院物理与电子信息工程系，陕西商洛７２６０００）
摘要：为了通过ＣＭＯＳ图像探测器实时准确的获取图像。设计了一套基于ＦＰＧＡ结合ＳＤＲＡＭ
的实时图像采集系统。根据ＣＭＯＳ图像探测器输出图像格式的特点，选用了一片Ｘｉｌｉｎｘ公司
Ｋｅｙｗｏｒｄｓ：ＣＭＯＳｉｍａｇｅｓｅｎｓｏｒ；ＦＰＧＡ；ｐｉｎｇ — ｐｏｎｇｏｐｅｒａｔｉｏｎ；ＳＤＲＡＭ

基于FPGA的多路图像采集系统的软件设计

ｕｅｏｒＡＡ７１ＨｖｄｏｄｃｄｒｎｗｏＦＧＡｏａｈｅｅｔｅａｑｉｉｏｓｓｆｕＳ１３ｉｅｅｏｅｓａｄｔＰｔｃｉｖｈｃｕｓｔｎ，ｓｏａｅｎｉｐａｆｔｈｎｅｍａｅｉｔｒｇ，ａｄｄｓｌｙｏｗｏｃａｎｌｉｇ，
ｆｌｓｒｅ．ＩｆｒｅｅｌｅｈａｃｄｏｆｕａｉｎｏｗｏＦＧＡ，ａｄｔｅＦｍｎｂｓｃｎｇｒｔｎ，ｔｅＩＵ６６ｕｌｃｅｎｔｕｔｒｒａｉｓｔｅｃｓａｅｃｎｇｒｔｆｔＰ — ｈｚｉｏｎｈＣｏｉｕｏｆｕａｉｉｏｈＴ５
（安工业大学计算机科学与工程学院，西西安７０３）西陕１０２
摘要：分析了现有的视频采集方案的研究现状。对如何采用ＣＤ摄像头采集多通道、Ｃ高分辨率、高质量的图像以及
基于ＦＧ的嵌入式图像采集系统的实现方法做了研究。与传统图像采集系统相比．系统主要利用四片视频解码ＰＡ该
关键词：Ａ７ｌＨ；ＦＧＩＵ６；图像采集ＳＡｌ３ＰＡ；Ｔ５５
，
文章编号：１７ — ２６２１）３１４０６４６３（０号：Ｉ９９，１ ’ Ｐ
文献标识码：Ａ
Ｔｈｅｓｆｗａｅｄｅｉｎｏｕｔ－ｈａｎｅｍａｅａｑｓｔｏｓｓｅｂｓｄｏＦＰＧＡｏｔｒｓｇｆｍｌｉｃｎｌｉｇｃｕｉｉｉｎｙｔｍａｅｎ

基于ZYNQ FPGA实现图像采集存储显示

基于ZYNQ FPGA实现图像采集存储显示1 FPGA硬件系统设计基于ZYNQ FPGA实现图像数据采集、存储、处理和显示系统框图如图1所示。

说明：2路摄像头采集系统，4种显示方案，原始数据显示2路，经过算法处理2路。

图1 系统设计OV5640模块：图像传感器，视频流来源。

写VDMA模块：硬件采集到的数据通过写VDMA存储到PS端的DDR中。

ZYNQ模块：ZYNQ-7000系列FPGA，ARM + FPGA架构，核心处理芯片。

读VDMA模块：通过读VDMA从PS端的DDR中读取图像数据。

RGB转换DVI模块：32bit转为RGB888，再转为DVI时序输出到HDMI显示。

HDMI显示器：显示图像视频数据。

2 关键技术1）OV5640摄像头设计中采用两片美国OmniVision公司的CMOS图像传感器OV5640，OV5640芯片支持DVP和MIPI接口。

为保证OV5640正常工作，需要依次实现以下时序要求。

a、ResetB拉低、PWND拉高；b、DOVDD和AVDD同时上电；c、电源稳定5ms后，拉低PWND，再过1ms，拉高ResetB；d、20ms后初始化OV5640DESCCB寄存器。

e、通过IIC接口配置，配置目标为RGB565、30FPS、720输出格式；f、FPGA接收来自OV5640的视频流数据输入，需要对摄像头完成相应的时序操作。

每次传输8bit，16bit为一个像素点，所以要进行数据转换8bit-16bit-32bit；2）图像处理算法边缘检测算法要求首先找到图片中物体的边缘，由于边缘处颜色变化一般比较明显，在工程上一般借助卷积滤波器实现，卷积滤波器相当于求导的离散版本。

针对图像进行边缘检测，有多种不同的滤波器算子，我们采用的Sobel滤波器算子图1，分别针对图像水平方向的边缘以及竖直方向的边缘，求和得出图像的边缘。

图1 滤波器算子3）ZYNQ FPGAZYNQ 7000系列基于Xilinx 全可编程的扩展处理平台结构，芯片内部集成ARM 公司双核Cortex-A9处理器的处理系统(PS端)和基于Xilinx逻辑资源的可编程逻辑系统(PL端)。

一种基于FPGA的高速图像采集及显示电路设计

《业控制计算机）００年第２工２１３卷第１期１
１９
一
种基于ＦＧＰＡ的高速图像采集及显示电路设计
ＤｅｉｆＨｉ —ｓｅｄＶｉｏＡｃｕｓｔｎＡｎＤｉｐａｒｕｔＢａｅｏＰｓｇｎｏｇｈ— ｐｅｄｅｑｉｉｏｄｉｓｌｙＣｉｉｃｓｄｎＦＧＡ
选用的接收芯片是ＤＳ０Ｒ８，最高数据传输速率可以达到９Ｃ２６其
该ＦＧ进行配置和验证，试表明该设计不仅实现了图像高速采集和显示，使图像清晰、ＰＡ测且系统稳定可靠。
关键词：ＰＦＧＡ，ＣｌＣＰ总线，图像采集
Ａｂｔａｔｓｒｃ
ＴｈｓｉｕｅＣａＬｎｎｅｒａｅｎｄｅｄｅｇｎｓｄｍｉｋｉｔｆｃａＤＶＩｏｒａｌｅｉ－ｓｅｄｉａｑｕｓｔｄｔｅｉｈｇｈｐｅｖｄｅｏｃｉｉｏｎａｎｄｉｐｌｙ．ｈｉｚｉｓａＴｓｐａｐｉｔｏｄｕｅｓｅｒｎｒｃｔｅｙｔｍｏｆｉａｑｕｉｉｏｎｎｄｈｓｓｅｖｄｅｏｃｓｔａｄｉｐｌｙａｄｉｓａｂｓｅｏｎＰＧＡ，ｈｗｓｏＦｓｏｈｗｔｓｍｐｌｍｏｅｈｅａｅｄｕｌｂａｅｄｓｏｎＣａｍＬｎｋｎｅｃｅｉｉｔｄａａｎＤＶＩｓａｏｅｄｄｉｐｌｙｍｄｕｌｗｏｒｄ．ｄｄｅＡｎｂａｅｄｎｓｏＣＰｂｕ，ｉＣｌｓｈｇｈ－ｅｅｉａｄａａｅｘｈｇｅｅｔｅｃｓｐｄｍｇｅｔｃａｎｂｗｅｎｏｍｐｕｅａｎｉｔｒｄｍａｇｅｃｉｕｉｗａｒａｉｅｄ．ＥＰ３０７４ＦＰｒｔｃｓｅｌｚ２ＳＦ６２１ＧＡｏｔｍｐｙｉｕｅｔｎｉｄｅｒｙｈｄｅｉ．ｅｅｓｍａｎｆｓｅｓｈｆＡｌＣｏａｎｓｓｄｏｃｏｆｇａｎｖｉｔｅｅｒｆｓｇｎＴｈｔｔｉｔｔｅｅｄｅｉｎｔｏｎｌｅａｉｅｄｉｓｇｎｏｙｒｌｚｈｇｈ—ｓｅｅｖｄｅｏａｐｄｉｃｑｕｓｔａｄｉｉｏｎｎｄｉｐｌｙ，ｔａｌｏｍａｄｅｅａ，ｙｔｍｒｉｌｉｓａｂｕｓｄｅｖｉｏｃｌｒｓｓｅｅｌｅａｂＫｅｗｏｄ：ＰｙｒｓＦＧＡ．Ｃｌｓ，ｄｅａｑｕｉｉｏｎＣＰｂｕｖｉｏｃｓｔｉ

基于FPGA的图像采集模块设计

口可兼容＋５Ｖ，常工作时功耗为０４Ｗ，闲时功耗为正．空ｏ０。钟丢失、源电压降低都会引起芯片的自动复．７Ｗ时电位，因此要保证供电系统的稳定可靠性。
足够的ＩＥ以及ＲＡＭ单元，在其内部实现像预处理为
行同步信号，只有在行场同步信号同时有效时，且才是有
且用ＤＳＰ的ＩＣ总线来配置其内部的各个寄存器。这里把ＳＡＡ７１Ｈ相应的信号Ｒ１ＲＴＳ１３ＴＳ、０分别配置成场、
＊基金项目：东省自然科学基金（ｏ６２６９。广Ｎ．０９６）
提供了保障，且具有足够的Ｉ（引脚使其方便与其他设并／）
备相接。本文将详细描述ＦＧＡ如何对ＳＰＡＡ７１Ｈ解码１３后的图像数据信号及一些控制信号进行采集，得到一幅并完整的图像供后续系统进行处理。也就是说，何编写出如ＦＧＡ程序来控制各个信号，而采集图像。最后，Ｐ从在ＱｕｒｕＩＭｏｅＳｍ等软件上验证了系统中一些重要的ａｔｓＩ、ｄｌｉ信号，到了较为满意的效果。达
出８位 “ ’ ＶＰ总线，标准的Ｉ为ＴＵ６６ＹＵＶ５、４：２：２格式。ＳＡＡ７１Ｈ的模拟与数字部分均采用＋３３Ｖ，字Ｉｏ接１３．数／

基于FPGA的CMOS图像采集系统设计

（）２采集图像时序的实现。当０７４Ｖ６９的视
ＤＰＳ模块等整个系统的胶合作用，是整个系统中开发难度最大的部分。系统的框图如图１所示。
ＡＳＰ模块采用选用ＣＯＭＳ图像传感器芯片０７４。ＳＭ芯片选用ＩＳ公司静态随机存储Ｖ６９ＲＡＳＩ
ＣＯ工艺静态随机存储器。ＭＳ整个系统的主控芯片采用ＸＬＮ的ＦＧ，ＰＡ有着丰富的逻辑ＩＩＸＰＡＦＧ门和ＩＯ引脚，ＰＡ作为采样控制芯片，ＦＧ其主要作用是产生ＳＣＣＢ总线来配置内部寄存器，控制０７４输出的视频数据在ＳＭ中的存储，Ｖ６９ＡＲ这
维普资讯
第３期
２００７年９月
电
光
系统
Ｎｏ３．Ａｕ．２０ｇ０７
ＥｅｔｎｃａｄＥｅｔｏｏｔａｙｔｍｓｌｃｒｉｎｌｃｒ－ｐｉｌＳｓｏｃｅ
基于ＦＧＰＡ的ＣＳ图像采集系统设计ＭＯ
ＣＯＭＳ图像传感器是近年发展较快的新型图像传感器，当前图像传感器市场，ＭＳ在ＣＯ传感器以其低廉的价格得到越来越多消费者的青睐。由于采用了相同的ＣＯ技术，ＭＳ因此可以将像素阵列与外围支持电路集成在同一块芯片上。ＣＯＭＳ图像传感器将整个图像系统集成在一块芯片上，具有以下优点：体积小、重量轻、功耗低、编程方便、易于控制、平均成本低。在目的应用中，前多数采用软件进行数据的
样就可以让ＤＰ集中于图像的处理工作．Ｓ概括地讲，它主要包括如下几个逻辑控制功能：

基于FPGA的双通道CMOS图像采集系统设计

ｐｒｏａｅｅｒｎｃｆｍ
０引言
整个系统的可靠性。同时，用２片大容量的ＳＲＭ以采ＤＡ
目前，越来越多的图像采集系统采用ＣＳ图像传感ＭＯ
器 …作为图像采集器件。随着集成电路设计技术的不断提高，ＭＯＣＳ图像传感器的采集速度不断增大。在实际应用中，传统的单通道数据传输方式和单片机实现的图像处理系统已经远远无法满足设计要求，须采用新的数据必传输方式和设计方法来实现图像采集、传输和存储功能。
本文设计了一种以ＦＧ芯片为核心处理器的双通道ＰＡ
乒乓操作的方式进行数据存储，保证能够实时地接收图像
传感器产生的图像数据。经综合分析和考虑，ＰＡ采用ＡｅＦＧｈｒａ的ＣｃｎｙｌｅｏＥ２３Ｆ８Ｃ视频采集芯片用飞利浦的ＳＡ１３２块型ＰＣ５４４８，Ａ７１，号为ＫＳ４２的ＳＲＭ和ＦＧ４６３ＤＡＰＡ构成图像帧存储与传输
ＡｂｔａｔＲｅｌｔｒｃｓｉｇｏｇｓｕｕｌｏｔ — ｅｋｉｍｂｄｅｍａｅｐｏｅｓｎｙｔｍ．ａｉｇｓｒｃ：ａ — ｍｅｐｏｅｓｎｆｉｅｉｓａｌａｂｔｅｎｃｎｅｅｄｄｉｇｒｃｓｉｇｓｓｉｍａｙｌｅＴｋｎ
ｔｅａｖｎａｅｏａａｅｐｏｅｓｇａｆｌｐｏｒａｌｇｔａｒ（ＰＡ）ｂｓｄＣＳｉｇｃｕｉｏｈｄａｔｆｐｒｌｌｒｃｓｉ，ｅｒｇａｇｌｎｉｄｍｍｂａｒｙＦＧｅｅａａｅＭＯｍａｅａｑｉｔｎｓｉｓｓｍｉｄｓｎｄＴｅｍｄｌｓｕｔｅｄｓｎｆｓｉｆｓｏｔＦＦｙｔｅｉｅ．ｈｏｕｒｃｒｅｉ，ｒｔｎｉｔｕ（ＩＯ）ａｄｐｎ—ａｇｓｒｃｎｌｅｒｕｅｅｓｇｅｔｕｇｉｒｎｉｇｐｎｏｔｈｏｇｓｅｓｄｔｅｅｏｉａ

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基于FPGA的图像采集系统设计与实现
摘要:图像采集是数字化图像处理的第一步,开发图像采集平台是视觉系统开发的基础。

本课题提出了基于FPGA的图像采集系统整体实现方案。

采用Verilog HDL语言编写程序,并用Modelsim等软件进行联合仿真,然后下载到DE2开发板实现图像采集功能。

关键词:FPGA 图像采集DE2开发板Verilog HDL Modelsim
图像采集是视频信号处理系统的前端部分,正在向高速、高分辨率、高集成化、高可靠性方向发展。

图像采集处理器件主要有专用集成芯片、数字信号处理器和现场可编程门阵列以及相关电路组成。

近年来,微电子技术和超大规模的集成电路制造技术的发展,特别FPGA 的发展,为提高图像采集处理系统各种性能提供了新的思路和方法。

1 系统硬件结构设计
本系统采用的是DE2开发平台,系统主芯片采用Altera公司的Cyclone II系列FPGA(EP2C35F672C6),该芯片具有33 216个LE,105个M4K RAM块,472 kb的内部RAM容量,35个内嵌乘法器单元,4个模拟锁相环等,广泛应用于汽车电子、消费电子、音/视频处理、通信以及测试测量等终端产品市场。

系统设计还包含有:D5M视频采集板,8MB SDRAM、视频D/A、VGA接口等,硬件结构如图1所示。

1.1 图像传感器
本系统所采用的TDRB_D5M摄像头套件,使用的是CMOS图像传感器。

集成500万像素摄像头,通过对其内部寄存器的设置,来配置摄像头的图像采集和工作模式。

1.2 视频缓存器设计
DE2平台采用的是型号为IS42S16400的SDRAM,IS42S16400是ISSI公司推出的一种单片存储容量高达64 Mb(即8 MB)的16位字宽高速SDRAM芯片。

1.3 视频D/A电路
DE2平台的Video DAC选用了Analog Device公司的ADV7123。

从图像缓存器中提取的数据转换为视频信号,通过VGA输出显示。

ADV7123是三路高速、10位输入的视频D/A转换器,具有240MHz 的最大采样速度,与多种高精度的显示系统兼容,包括RS-343A和RS-170,可以广泛应用于如HDTV、数字视频系统、高分辨率的彩色图片图像处理、视频信号再现等,因此,能够满足我们多方面应用需求。

2 FPGA内部模块设计
在确定DE2平台的硬件需求部分后,需要在FPGA中设计相应的功能模块,才能使系统正常的工作。

这些功能模块有:图像采集模块、图像格式转换模块、图像缓存模块和图像显示模块。

2.1 像采集模块
系统硬件使用的是D5M摄像头套件,该套件采用的是500万像素CMOS数字图像传感器,可以使用I/C总线配置其相应的寄存器来设置工作模式和采集数据的大小。

图像采集模块可以分为:图像数据捕获模块和COMS传感器配置模块。

2.2 图像格式转换模块
本系统采用的CMOS传感器采集到的数据是Bayer颜色模式,使用数据缓存加流水线的处理方式,将由上一级抓取到行数据实时转换成RGB数据,其中R、G、B各占12位,在输入SDRAM缓存中时,多口SDRAM控制模块只取用R、G、B的高10位来存储,所以RGB最终是30位的数据。

2.3 图像缓存模块
预处理的图像需要放在存储器中,对于大部分的FPGA来说器件内部都含有4 k的内存,而本系统采集的图像容量为1.1 MB左右,还要考虑今后对动态图像处理功能的扩展,所以本设计选用了DE2外扩存储容量为8 M的SDRAM。

2.4 VGA显示模块
要把存储器里的图像在VGA接口显示器中显示,扫描时序是需要我们构造的。

不同的显示模式和刷新频率下,具体同步信号前、后、
同步信号、有效像素数是不同的,要根据像素时钟频率来设置。

本系统从缓存中读出的图像大小为640×480,59.94 Hz(60 Hz)。

3 系统仿真和结果分析
我们采用SignalTap II嵌入逻辑分析仪和ModelSim进行联合测试与仿真。

仿真结果完全符合系统的实时要求。

在Quartus II下在完成了整个系统工程的调试和验证后,通过Compilation仿真的Compilation Report可以看出系统的资源消耗,整个硬件系统消耗的逻辑资源为5%,实验表明,还有大量资源可以应用于其他模块。

本系统实现了实时图像采集,为之后的实时图像预处理和分析做准备。

这些信息可以用于图像分析、目标识别以及图像滤波等领域。

利用本课题所采用的开发环境可以进一步开发出更复杂的图像算法和创建更复杂的系统功能,使整个视频图像处理系统达到全面集成化,最终达到资源的充分利用。

参考文献
[1]张志刚.FPGA与SOPC设计教程DE2实践[M].西安:西安电子科技大学出版社,2007.
[2]李贵华,夏磊,韦先霜,等.基于SOPC的VGA显示技术的研究[J].计算机与数字工程,2007(2):138-139.
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术,2005(2):81-83.
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