数电数字电子时钟设计
[数电课程设计数字电子时钟的实现] 电子时钟课程设计
![[数电课程设计数字电子时钟的实现] 电子时钟课程设计](https://img.taocdn.com/s3/m/09fa58d0af45b307e9719786.png)
[数电课程设计数字电子时钟的实现] 电子时钟课程设计课程设计报告设计题目：数字电子时钟的设计与实现班级：学号：姓名：指导教师：设计时间：摘要钟表的数字化给人们生产生活带来了极大的方便，大大的扩展了原先钟表的报时。
诸如，定时报警、按时自动打铃、时间程序自动控制等，这些，都是以钟表数字化为基础的。
功能数字钟是一种用数字电路实现时、分、秒、计时的装置，与机械时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。
从原理上讲，数字钟是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，此次设计与制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟，而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及使用方法。
通过此次课程设计可以进一步学习与各种组合逻辑电路与时序电路的原理与使用方法。
通过仿真过程也进一步学会了Multisim7的使用方法与注意事项。
本次所要设计的数字电子表可以满足使用者的一些特殊要求，输出方式灵活，如可以随意设置时、分、秒的输出，定点报时。
由于集成电路技术的发展，，使数字电子钟具有体积小、耗电省、计时准确、性能稳定、维护方便等优点。
关键词：数字钟，组合逻辑电路，时序电路，集成电路目录摘要 (1)第1章概述············································3第2章课程设计任务及要求·······························42.1设计任务············································42.2设计要求············································4第3章系统设计··········································63.1方案论证············································63.2系统设计············································63.2.1结构框图及说明·································63.2.2系统原理图及工作原理···························73.3单元电路设计········································83.3.1单元电路工作原理·······························83.3.2元件参数选择···································14第4章软件仿真·········································154.1仿真电路图··········································154.2仿真过程············································164.3仿真结果············································16第5章安装调试··········································175.1安装调试过程········································175.2故障分析············································17第6章结论···············································18第7章使用仪器设备清单··································19参考文献·················································19收获、体会和建议·········································20第1章概述数字集成电路的出现和飞速发展，以及石英晶体振荡器的广泛应用，使得数字钟的精度稳定度远远超过了老式的机械表，用数字电路实现对“时”、“分”、“秒”数字显示的数字钟在数字显示方面，目前已有集成的计数、译码电路，它可以直接驱动数码显示器件，也可以直接采用才COMS--LED光电组合器件，构成模块式石英晶体数字钟。
数电课程设计：电子秒表
数电课程设计：电子秒表
电子秒表是一种常见的计时工具，它通过使用电子元件实现高精度的计时功能。
下面是一个基于数电的电子秒表的设计方案：
1. 运算部分设计：
- 使用一个1Hz的时钟源，可以通过计数器或者振荡器实现。
- 使用一个可重置的二进制计数器，位数根据需要的计时范
围确定。
例如，如果计时范围为1小时，可使用一个4位二进制计数器。
- 计时开始/停止控制逻辑：这可以通过一个开关电路实现，可以使用一个门电路或者触发器电路。
- 计数器重置逻辑：可以使用一个按钮或者开关来重置计数
器的值。
2. 显示部分设计：
- 使用数码管或者液晶显示器来显示计时结果。
数码管可以
使用共阳或者共阴的7段数码管。
- 使用译码器将计数器的二进制输出转换为译码信号，用于
控制数码管显示的数字。
3. 其他功能：
- 可以添加一个暂停功能，通过一个按钮或者开关来实现。
当计时中按下暂停按钮时，计时器会停止计数，再次按下暂停
按钮时，计时器继续计数。
- 可以添加一个拆表功能，通过一个按钮或者开关来实现。
按下拆表按钮时，计时器会记录当前的计时值，然后重置为0，再次按下拆表按钮时，计时器恢复原来的计时状态。
该设计方案中的电子秒表可根据实际需求进行调整和扩展，例如增加更多的功能按钮、调整计时范围和精度等。
同时，需要注意电路的稳定性和可靠性，以及对供电电源和信号的处理。
数电实验数字钟的设计代码
数电实验数字钟的设计代码数字钟是一种常见的电子设备，用于显示当前时间。
它是基于数字电路技术设计的，可以实时地显示时、分、秒的数字。
在这篇文章中，我将为大家介绍数字钟的设计代码，以及它的原理和实现过程。
在开始设计数字钟之前，我们需要准备一些基础材料和器件。
首先，我们需要一块数字时钟显示屏，它可以显示四位数的时、分、秒。
其次，我们需要几个集成电路芯片，包括时钟发生器、计数器、解码器等。
另外，还需要一些细小的电子元件，如电阻、电容、晶体管等。
准备好这些材料后，我们就可以开始设计数字钟的电路了。
首先，我们先来了解一下数字钟的原理。
数字钟的核心部分就是计数器。
计数器可以根据时钟发生器提供的脉冲信号进行计数，当计数到一定值时，就会触发一次计数事件。
我们可以将计数事件与显示屏相连，通过解码器将计数的结果转化成数字信号，进而在显示屏上以数码形式显示出来。
通过不断循环计数，我们就可以实现数字钟的功能了。
接下来，我们将详细介绍数字钟的设计代码。
首先，我们需要定义一些常量和变量。
常量包括时钟频率、计数器的初始值等，而变量则用来保存时、分、秒的数值。
接着，我们需要编写时钟发生器的代码，它可以产生一个固定频率的脉冲信号。
然后，我们需要编写计数器的代码，它会根据时钟发生器的脉冲信号进行计数，并触发计数事件。
最后，我们需要编写解码器的代码，它可以将计数的结果转化成数字信号，供显示屏显示。
在编写完代码后，我们需要将它们烧录到集成电路芯片中。
然后，将电路连接起来，将显示屏与解码器相连。
确保所有电子元件的接触良好，然后通电测试。
如果一切正常，数字钟就会开始工作，并在显示屏上显示出当前的时、分、秒。
在这个实验中，我们学习到了数字电路设计的基本原理和实现过程。
数字钟作为一个常见的例子，展示了数字电路的实际应用。
通过这个实验，我们不仅提高了自己的动手实践能力，还加深了对数字电路的理解。
相信通过这次实验，我们对数字钟的设计代码有了更深入的了解，也能够在今后的实践中运用这些知识。
数电课程设计数字电子钟
《数字电子技术》课程设计数字电子钟姓名院系班级学号时间2011年06 月10 日目录摘要 IINTRODUCTION (II)1数字电子钟设计方案 (1)1.1设计思想 (1)1.2简单数字电子钟的模块划分 (1)1.3设计要求 (1)2系统设计 (2)2.1设计总图 (2)2.2分秒功能60进制计数器 (3)2.3时功能 24进制计数器 (3)2.4校时电路 (4)2.5译码显示电路 (5)3仿真 (6)3.1仿真图 (6)3.2仿真过程 (7)3.3仿真结果 (8)4结论 (8)参考文献 (10)摘要数字电子钟是一种用数字显示秒﹑分﹑时的记时装置，与机械钟相比，具有走时准确﹑直观等优点，所以得到了广泛的应用。
数字电子钟在生活中很常见，例如家里的电子钟，各车站里面的电子钟等。
本课程设计要用通过简单的逻辑芯片实现数字电子钟。
用74LS160(10进制同步计数器)和各种与或非电路等连接成60和24进制的计数器,再通过七段数码管显示，构成了简单数字电子钟，并且实现电子钟的功能。
关键词：数字电子钟；74LS160十进制同步计数器；七段数码显示管INTRODUCTIONDigital electric clock is a kind of digital display second, points, the timing device, and when ZhongXiang machinery, with accurate than walking, intuitive and other advantages, so a wide range of applications, in the life is very common, such as the electric clock at every station at home, the inside of the electric clock, etc.The course is designed to use through the simple logic chip implemented digital electric clock. In 74 LS160 (10 into the synchronous counter) and various and or the circuit connected into 60 and 24 into the system, and then through the seven counter for digital pipe display, constitute the simple digital electric clock, and to realize the function of the electric clock.KEYWORDS: Digital electric clock; 74 LS160 decimal synchronous counter; These seven XianShiGuan digital数字电子钟1数字电子钟设计方案1.1设计思想要想构成数字电子钟，首先要有一个信号源，信号通过计数电路再经过显示电路显示出来。
基于74LS160数电课程设计数字电子钟设计
基于74LS160数字电路数字电子钟电路设计数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确，显示直观、无机械传动装置、具有更长的使用寿命等优点，因而得到了广泛的应用。
数字电子钟由以下几部分组成：秒脉冲发生器、校时电路、六十进制秒、二十四进制计时计数器。
由设计要求可知我们还需要一个七进制计时计数器。
数字电子钟要完成显示需要6个数码管，然后要实现时、分、秒的计时需要60进制计数器和24进制计数器。
频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。
方案可以采用74LS160同步十进制加法计数器或采用74LS161十六进制计数器或74LS192十进制异步清零计数器，而小时的24进制也可以采用上述方案。
由于我对74LS160的功能比较熟悉，故我分别用六块74LS160芯片来实现，两个60进制和一个24进制的秒、分、时计数。
方案一：石英晶体振荡器工作原理：由晶体振荡器产生的脉冲经集成电路后变成1Hz脉冲，再经74LS160计数器分频得到了所需要的1Hz稳定脉冲。
但晶体振荡器的电路图比较复杂，而且晶体振荡器的中阻值要求10MHz以上。
方案二：555定时器工作原理：R1=1kΩ，R2=720kΩ，C=1uF，Cf=100nF，Ri=100Ω可以直接产生1Hz的时钟脉冲。
因为通过555定时器改装过的多谐振荡器发出的脉冲频率具有一定的稳定性，而且电路比晶体振荡器简单所以在这里我采用的是555定时器。
（2）时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器为24进制计数器。
电路图如图2所示。
图2. 60进制计数电路（3）24小时计数器：由时个位和时十位计数器电路构成24进制计数器。
电路图如图3所示。
图3. 24进制计数电路（4）校时电路：由于数字钟的初始时间不一定是标准时间，而且在数字钟的运行过程中可能出现误差，所以需要校时电路来对“时、分”显示数字进行校对调整。
数字电子钟--数电（带闹钟调节时间和整点报时）
物理与电子工程学院课程设计题目:数字电子钟专业电子信息工程班级12级电信三班学号********学生姓名李长炳指导教师张小英张艳完成日期：2013 年7月数字电子钟前言：数字钟是一个将“时”、“分”、“秒’’显示于人的视觉器官的计时装置。
它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时闹铃等功能。
一、基本原理时显示器分显示器秒显示器时译码器分译码器秒译码器时计数器分计数器秒计数器振荡器分频器主体电路1.1 振荡电路晶体振荡器的作用是产生时间标准信号。
我采用由门电路或555定时器构成的多谐振荡器作为时间标准信号源。
本系统中的振荡电路选用555定时器构成的多谐振荡器，见图1。
多谐振荡器的振荡频率可由式估算。
图11.2 时、分、秒显示电路模块设计①秒的产生采用74LS160产生60进制的加法计数器，输出端Q0,Q1，Q2，Q3分别接到七段数码管的相应的各端，由上图的555产生的秒脉冲链接秒的两个160的cp，第一片的进位来控制第二片的EP,ET来构成秒。
如下图所示图2注意：两个CP都是连接到555的输出。
②分的产生采用74LS160产生60进制的加法计数器，输出端Q0,Q1，Q2，Q3分别接到七段数码管的相应的各端，由上图的秒产生的进位连接秒的两个160的cp，第一片的进位来控制第二片的EP,ET来构成秒。
如下图所示图3注意：两个CP都是连接的秒的进位的输出。
③小时的产生采用74LS160产生24进制的加法计数器，输出端Q0,Q1，Q2，Q3分别接到七段数码管的相应的各端，由上图的分产生的进位连接秒的两个160的cp，第一片的进位来控制第二片的EP,ET来构成秒。
如下图所示图4注意：两个CP都是连接的秒的进位的输出。
1.3闹钟我设置的闹钟是00:03响的。
会响一分钟，采用与非门和或门组成的电路。
可以得出以下的电路图当达到00:03时就开始响，当不是00:03是就停止了，喇叭一端节地。
数电课程设计报告数字钟的设计
数电课程设计报告第一章设计背景与要求设计要求第二章系统概述设计思想与方案选择各功能块的组成工作原理第三章单元电路设计与分析各单元电路的选择设计及工作原理分析第四章电路的组构与调试遇到的主要问题现象记录及原因分析解决措施及效果功能的测试方法,步骤,记录的数据第五章结束语对设计题目的结论性意见及进一步改进的意向说明总结设计的收获与体会附图电路总图及各个模块详图参考文献第一章设计背景与要求一．设计背景与要求在公共场所,例如车站、码头,准确的时间显得特别重要,否则很有可能给外出办事即旅行袋来麻烦;数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确度和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用;数字钟是一种典型的数字电路,包括了组合逻辑电路和时序电路;设计一个简易数字钟,具有整点报时和校时功能;1以四位LED数码管显示时、分,时为二十四进制;2时、分显示数字之间以小数点间隔,小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时;3整点报时采用蜂鸣器实现;每当整点前控制蜂鸣器以低频鸣响4次,响1s、停1s,直到整点前一秒以高频响1s,整点时结束;4才用两个按键分别控制“校时”或“校分”;按下校时键时,是显示值以0~23循环变化；按下“校分”键时,分显示值以0~59循环变化,但时显示值不能变化;二．设计要求电子技术是一门实践性很强的课程,加强工程训练,特别是技能的培养,对于培养学生的素质和能力具有十分重要的作用;在电子信息类本科教学中,课程设计是一个重要的实践环节,它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容;通过本次简易数字钟的设计,初步掌握电子线路的设计、组装及调试方法;即根据设计要求,查阅文献资料,收集、分析类似电路的性能,并通过组装调试等实践活动,使电路达到性能要求;第二章系统概述设计思想与方案选择方案一 ,利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示;方案二,利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示;由于方案一通过数电的学习我们都比较熟悉,而方案二比较复杂,涉及到比较多我们没学过的内容,所以选择方案一来实施;简易数字钟电路主体部分是三个计数器,秒、分计数器采用六十进制计数器,而时计数器采用二十四进制计数器,其中分、时计数器的计数脉冲由校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号;计数器的输出通过七段译码后显示,同时通过数值判断电路控制蜂鸣器报时;各功能块的组成分频模块,60进制计数器模块,24进制计数器模块,4位显示译码模块,正点报时电路模块,脉冲按键消抖动处理模块工作原理一．简易数字钟的基本工作原理是对1Hz标准频率秒脉冲进行计数;当秒脉冲个数累计满60后产生一个分计数脉冲,而分计数脉冲累计满60后产生一个时计数脉冲,电路主要由3个计数器构成,秒计数和分计数为六十进制,时计数为二十四进制;将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz~10MHz8个10倍频脉冲信号;1Hz的脉冲作为秒计数器的输入,这样实现了一个基本的计时装置;通过4位显示译码模块,可以显示出时间;时间的显示范围为00时00分~23时59分;二．当需要调整时间时,可使用数字钟的时校正和分校正进行调整,数字钟中时、分计数器都有两个计数脉冲信号源,正常工作状态时分别为时脉冲和分脉冲；校正状态时都为5~10Hz的校正脉冲;这两种状态的切换由脉冲按键控制选择器的S 端来实现;为了更准确的设定时间,需要对脉冲按键进消抖动处理;三．电路在整点前10 秒钟内开始控制蜂鸣器报时,可采用数字比较器或逻辑门判断分、秒计数器的状态码值,以不同频率的脉冲控制蜂鸣器的鸣响;第三章单元电路设计与分析各单元电路的选择1分频模块,设计一个8级倍率为10 的分频电路,输出频率分别为1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50%的脉冲信号;260进制计数器模块,采用两片74161级联;324进制计数器模块,采用两片74161级联;44位显示译码模块,由分频器,计数器,数据选择器,七段显示译码,3-8线译码器构成一个4位LED数码显示动态扫描控制电路;其中4位计数器用74161,数据选择器用74153,七段显示译码器部分采用AHDL硬件描述语言设计;5正点报时电路模块,该模块采用与门和数据选择器74153构成6脉冲按键消抖动处理模块,采用D触发器实现消抖动,从而能够比较精确地设定时间;设计及工作原理分析1分频模块要输出8级频率差为10倍的分频电路,可采用十进制计数器级联实现;集成十进制计数器的类型很多,比较常用的有74160、74162、74190、74192和7490等;这里采用7490来实现分频,7490是二-五-十进制加计数器,片上有一个二进制计数器和一个异步五进制计数器;QA是二进制加计数器的输出,QB、QC、QD是五进制加计数器的输出,位序从告到低依次为D,C,B;该分频器一共用到7片7490,初始信号输入到第一片7490的CLKB 端口,QD输出端连接到CLKA端,作为输入,从QA引出1MHz的output端口,并引线到第二片7490的CLKB端口,依此类推,直到第七片7490连接完成如附图所示;每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数,从而实现分频;分频模块图如图所示分频模块内部结构图如下图所示260进制计数器模块采用两片74161级联,如图,下面一片74161做成十进制的,初始脉冲从CLK输入,ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入,与非门输出分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDN,ENT 和ENP接高电平;下面一片实现从0000到1001即0~9十个状态码的计数,当下面一片为1001状态时,自身的LDN为低电平,此时QD,QC,QB,QA的状态恢复到0000,即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000~到0101即0到5六个状态码的计数,当上面一片状态为0101时,LDN为低电平,此时计数器为0000;这样子通过两片74161就实现了一个六十进制计数器;下图为六十进制计数器模块的示意图由六十进制计数模块构成的秒分计数如下图,下面那块六十进制技术模块表示为妙,上面那块六十进制计数模块表示为分;当妙计数模块的状态为0101 1001时,向分计数模块进位, 即通过74153M的输入C1,此时74153M输出接到分计数模块的输入端 ,通过74153M作为选择器,实现进位控制;324进制计数器模块采用两片74161级联,如图,下面一片74161做成十进制的,初始脉冲从CLK输入,ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QB非门的一个输入通过输出连接到自身的LDN,ENT 和ENP接高电平,并且上面74161的QB端和下面一块74161的QC端通过与非门输出接到两片74161的清零端CLRN;下面一片实现从0000到1001即0~9十个状态码的计数,当下面一片为1001状态时,自身的LDN为低电平,此时QD,QC,QB,QA的状态恢复到0000,即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000~到0010即0到2三个状态码的计数,当上面一片状态为0010即2时,下面一片状态为0100即4时,两块74161的CLRN为低电平,此时两块74161的状态都为0000,即实现了23时过后显示00时;这样子通过两片74161就实现了一个24进制计数器;下图为24进制计数器模块示意图由二十四进制计数模块构成的时计数模块如图,下面那块六十进制技术模块表示为分,上面那块24进制计数模块表示为时;当分计数模块的状态为0101 1001时,向时计数模块进位, 即通过74153M的输入C1,此时74153M输出接到时计数模块的输入端 ,通过74153M作为选择器,实现进位控制;二十四进制计数模块构成的时计数模块44位显示译码模块由分频器,计数器,数据选择器,七段显示译码,3-8线译码器构成一个4位LED数码显示动态扫描控制电路;4位计数器由74161构成;如下图所示74161构成的4位计数器数据选择器采用两片74153 和一片74153M两片74153实现连在一起实现对四个数字的选择,而一片74153M实现对小数点的选择;如下图所示74153M构成的数据选择器两片74153构成的数据选择器七段显示译码器部分采用AHDL硬件描述语言设计,语句如下：subdesign ymqdata_in3..0 :input;a,b,c,d,e,f,g :output;begintabledata_in3..0 =>a,b,c,d,e,f,g;b"0000" =>1,1,1,1,1,1,0;b"0001" =>0,1,1,0,0,0,0;b"0010" =>1,1,0,1,1,0,1;b"0011" =>1,1,1,1,0,0,1;b"0100" =>0,1,1,0,0,1,1;b"0101" =>1,0,1,1,0,1,1;b"0110" =>0,0,1,1,1,1,1;b"0111" =>1,1,1,0,0,0,0;b"1000" =>1,1,1,1,1,1,1;b"1001" =>1,1,1,0,0,1,1;b"1010" =>1,1,1,0,1,1,1;b"1011" =>0,0,1,1,1,1,1;b"1100" =>1,0,0,0,1,1,0;b"1101" =>0,1,1,1,1,0,1;b"1110" =>1,0,0,1,1,1,1;b"1111" =>1,0,0,0,1,1,1;end table;end;整个四位显示译码模块如图所示5正点报时电路模块该模块采用与门和数据选择器74153构成,如下图所示;7个输入端口的与门控制A,当时间在59分51s,53s,55s,57s,59s的时候,A为高电平1,当秒的个位数为9时,B为高电平1,A为1,B为0时,输出C1低频率信号,A为1,B为1时输出C3高频率信号,实现整点的不同频率的报时电路;整点报时电路模块6脉冲按键消抖动处理模块采用D触发器实现消抖动,从而能够精确地设定时间;校正状态为5HZ的校正脉冲,分频器输出的10HZ通过T触发器得到5HZ的校正脉冲;如图脉冲按键消抖动处理模块通过T触发器得到的5HZ校正脉冲第四章电路的组构与调试遇到的主要问题1在用74161做二十四进制计数器时,没有深入考虑,打算采用第一片六进制,第二片四进制级联而成,结果出现问题;2时、分调整按键没有安装消抖动装置;3在设置简易数字钟的分时,时计数器也会进;现象记录及原因分析1虽然也能够计数实现二十四进制,但是不能与七段显示译码器配合使用,不能显示直观的数值,这样给用户带来不便;2在下载调试的时候,我要进行时分调整,但是有时按一下子脉冲键会进两个数值,这样子给时分的设置带来了麻烦,原因是按键没有采用消抖动装置;3在调试的时候,打算通过按键调整分,但是发现时计数器也会进位,这就不符合要求了,原因是调整分时,各计数器都按正常状况在计数,所以会按正常情况产生进位;解决措施及效果1仍然采用两片74161,第一片可以从0~9,第二片只能从0~2,而且当第二片为2的时候,第一片到4的话就都清零复位,这样不仅实现了二十四进制计数器,而且能与七段显示译码器配合使用,直观的显示数字;2在脉冲控制按键上加上了D触发器,这样子可以达到消抖动的效果;3加上选择器,把两路信号分开,当调整分的时候,不对时计数器产生进位,这样子就不会产生十进位了,解决了这个问题;功能的测试方法、步骤,记录的数据1简易数字钟的测试,将电路图连好后,分析与综合,仿真,编译,下载到仪器上,表示秒的小数点按1Hz,占空比50%跳动,分从0~59计数,分过了59后,向时计数器进1;2整点点报时功能的测试,到了整点,即59分51s,53s,55s,57s时蜂鸣器低频率间断性鸣响,59分59秒时,蜂鸣器高频率鸣响一次;3时、分调整功能的测试,按分调整键,分按一定的频率逐次加一,但是时显示不变；按时调整键,时按一定的频率逐次加一,但是分显示不变;第五章结束语对设计题目的结论性意见及进一步改进的意向说明简易数字钟的设计中,主要运用了分频器,六十进制计数器,二十四进制计数器,动态扫描显示电路,选择器,按键消抖以及门电路等数字电路方面的知识;可以在简易数字钟的基础上加上24小时和12小时转换功能,秒表功能,闹钟功能,这样更能满足人们的使用需求;总结设计的收获与体会简易数字钟的设计及实验当中,我坚持了下来,上学期的数电我学的并不好,而且对软件应用的接受能力不强,刚开始的时候做的很慢,看到别人都做好了,心里比较着急,于是,我找出了数电课本,复习所涉及的知识点,并练习所学软件,终于有了进步,可以更上同学们的进度,但数字钟的设计一直困扰我,看到别人拓展功能都做好了,自己基本的都还没做好,心里很急;在设计的过程中,碰到了很多的困难,遇到了很多问题,不断地思考与尝试,以及向同学和老师请教,但还是没能完全设计好,以后有时间还得多去实验室尝试,争取做好一些拓展功能;通过这次设计,对上学期学习的数字电路的相关知识得到了复习和巩固,也查阅了一些相关的资料,也加深了我对数字电路应用的理解,总之这次的电子技术课程设计受益匪浅;参考文献：基于FPGA的数字电路系统设计西安电子科技大学出版社数字电子技术基础电子工业出版社数字电路与逻辑设计实验及应用人民邮电出版社附图1.分频模块分频器仿真波形下图为分频器线路图2.60进制计数器模块60进制计数器仿真波形3.24进制计数器模块24进制计数器仿真波形4. 4位显示译码模块七段显示译码器模块七段显示译码器部分采用AHDL硬件描述语言设计,语句如下：subdesign ymqdata_in3..0 :input;a,b,c,d,e,f,g :output;begintabledata_in3..0 =>a,b,c,d,e,f,g;b"0000" =>1,1,1,1,1,1,0;b"0001" =>0,1,1,0,0,0,0;b"0010" =>1,1,0,1,1,0,1;b"0011" =>1,1,1,1,0,0,1;b"0100" =>0,1,1,0,0,1,1;b"0101" =>1,0,1,1,0,1,1;b"0110" =>0,0,1,1,1,1,1;b"0111" =>1,1,1,0,0,0,0;b"1000" =>1,1,1,1,1,1,1;b"1001" =>1,1,1,0,0,1,1;b"1010" =>1,1,1,0,1,1,1;b"1011" =>0,0,1,1,1,1,1;b"1100" =>1,0,0,0,1,1,0;b"1101" =>0,1,1,1,1,0,1;b"1110" =>1,0,0,1,1,1,1;b"1111" =>1,0,0,0,1,1,1;end table;end;整个4位显示译码模块四位显示译码模块。
数电实验 数字钟
数字钟简介：这是一个以EPM7128SLC84-15为软件载体，数码管作显示器件，蜂鸣器作提示器件，拥有4个按键的电子钟。
它能够正常计时，支持12小时和24小时两种计时方式，同时允许用户手动调时和设置整点报时。
在正常计时状态下，用户可以选择12或24小时的计时方式，也可以设置或取消整点报时的功能（蜂鸣器作整点报时的提示设备）。
同时，数码管会有相应的显示来指示当前电子钟的设置。
当用户通过按键进入校时状态时，闪烁的一位数便是当前调节的数；用户可以通过按键选择要调的位，并对选择位的数字进行修改。
（具体按键的功能说明请查阅软件编写部分三、2 ）该电子钟的软件部分用VHDL编写，编译环境采用的是MAX+plus II.主要分为分频、按键防抖动、模式控制、计时校时、显示输出五个模块。
（具体设计见软件编写部分四）由于时间有限、作者才疏，纰漏在所难免，敬请老师指正。
关键字：显示模块的刷新率：=显示模块的输入时钟频率/数码管的个数；防抖动模块的基准频率：按键操作会产生上升沿，只有当两个上升沿发生在不同的基准周期时才被看作是两次按键；正常计时的基准频率：1Hz时钟状态：即mode，分为正常计时（mode=0）和校时（mode=1）两个状态；12/24 hour：即tm，tm=1为12小时制；tm=0为24小时制；选择位：在校时操作时，用户操作的当前位，可以是时分秒的低位或高位，从硬件显示上看，就是在校时状态下，闪烁的那一位。
硬件支持部分软件设计部分一、设计要求设计并制作一台能显示时、分、秒的数字钟。
1、可手动校时，能分别进行时、分的校正；2、12小时（含上下午显示）、24小时计时制可手动选择；3、选做：整点报时。
4、选做：闹铃功能，当计时计到预定时间时，蜂鸣器发出闹铃信号，闹铃时间为1秒，可提前终止闹铃。
5、选做：自拟其它功能。
二、程序编写方案比较与选择方案一：将所有功能设计好，程序结构制定完备后，将代码写入一个或几个文件里。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数字电子时钟设计姓名何旭光学号313107010106年级2131专业自动化系（院）信息工程指导教师蒋龙云2015年7月7日课程设计任务书设计题目：数字电子时钟课程设计功能描述：（1）显示天、时、分、秒。
（2）可以24小时制（3）可以显示30天（4）具有正点报时功能。
设计目的：数字电子钟是一种用数字电路技术实现天、时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
本设计采用74LS160、带有译码器的数码管和适当的门电路构成,可实现对天、时、分、秒等时间信息的采集和较时功能地实现。
设计一个数字计时器，可以完成00：00:00:00到29:23:59:59的计时功能，并在控制电路的作用下具有初始化功能。
能进行正常的天时分秒计时功能。
分另由八个个数码管实现天时分秒的计时。
同时实现报时。
通过proteus 软件平台，设计含天、小时、分钟、秒钟显示功能的数字时钟。
目录一、前言 (4)二、设计任务 (5)1.设计思路 (5)2 .设计方案 (5)2.1 时间脉冲产生电路 (6)2.2 计数电路 (7)2.2.1 秒位计数电路 (7)2.2.2 分位计数电路 (8)2.2.3 时位计数电路 (8)2.2.4 天位计数电路 (9)2.3 译码显示电路 (10)2.4 报时电路 (11)2.5 初始化电路 (12)三、完整电路 (13)四、调试 (15)五、心得体会 (15)附录Ⅰ：元器件明细表 (16)附录Ⅱ：参考文献 (17)一、前言所谓数字钟，是指利用数电电路构成的计时器。
相对机械钟而言，数字钟能达到准确计时，并显示天、时、分、秒，同时能对该钟进行调整。
在此基础上，还能够实现整点报时的功能。
设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。
本文针对简易数字钟的设计要求，由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。
详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计，最后将设计好的模块组合调试，并最终在protues下仿真通过。
二、设计任务1.设计思路能按时钟功能进行天、时、分钟、秒计时，能调时调分，能整点报时，使用3个2位数码管显示。
总体设计：本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。
该方案的优点是模块内部简单，模块间关系较明确。
2.设计方案数字电子钟由信号发生器、“天、时、分、秒”计数器、译码器及显示器、整点报时电路等组成。
数字电子钟系统框图如下:2.1时间脉冲产生电路我们采用555定时器多谐振荡器产生1HZ的脉冲作为电路的标准脉冲。
电路中，有10uf电容和0.01uf电容各1个，555定时器一个1个，48kΩ电阻4个。
2.2计数电路根据设计要求，电子钟由秒、分、时、天，四部分组成，下面分别对四部分电路进行阐述。
2.2.1秒位计数电路由于以上所说555定时器多谐振荡器可产生1Hz的时钟信号，所以可以直接把所得的1Hz信号作为秒位计数器的时钟信号。
计数方面选择具有计数功能的74LS160芯片，采用反馈清零方法，组成60进制的计数器，60秒之后产生进位信号，与电子钟的秒位60后进位相对应。
下图为一个60进制计数器，由两个74ls160芯片级联而成的60进制计数器。
时钟信号CLK为同一信号源，秒个位的进位给ENP 和ENT，置数端都接高电平，利用秒十位0110这个状态作为清零信号，也是进位信号，组成一个六进制计数器。
这样，个位与十位组合而成的就是一个60进制计数器。
60进制计数器电路级联图2.2.2分位计数电路分位计数器同样采用74LS160芯片，用秒位的进位信号作为时钟信号，秒位60秒产生一个进位信号，当秒位产生一次进位信号，分位相应地计一个数，与数字电子钟秒位60秒后分位计数一次相对应。
同时用74LS160采用反馈清零法组成一个60进制计数器，计数到60后产生一个进位信号，作为时信号的时钟信号。
与秒位相同，也是由两个74ls160芯片级联而成的60进制计数器。
时钟信号CLK都接秒位的最后进位的那个信号，分个位的进位给ENP和ENT，置数端都接高电平，利用分十位0110这个状态作为清零信号，也是进位信号，组成一个六进制计数器。
这样，个位与十位组合而成的就是一个60进制计数器。
如上图2.2.3时位计数电路原理跟以上阐述的一样，分位计数到60后产生一个进位信号作为时位的时钟信号，60分钟后，时位计一次数，与数字电子时钟相对应。
同样用74LS160计数，所不同的是在时位需要用反馈清零法组成一个24进制计数器。
下图为一个24进制计数器，由两个74ls160芯片级联而成的24进制计数器。
时钟信号CLK都接分为最后进位的那个信号，时个位的进位给ENP和ENT，置数端都接高电平，利用时十位0010和时个位0100这个状态作为清零信号，也是进位信号，组成一个个位4进制，十位2进制的计数器。
这样，个位与十位组合而成的就是一个24进制计数器。
24进制计数器电路级联图2.2.4天位计数电路原理跟以上阐述的一样，时位计数到24后产生一个进位信号作为时位的时钟信号，24小时后，天位计一次数，与数字电子时钟相对应。
同样用74LS160计数，所不同的是在时位需要用反馈清零法组成一个30进制计数器。
下图为一个30进制计数器，由两个74ls160芯片级联而成的30进制计数器。
时钟信号CLK都接时位最后进位的那个信号，天个位的进位给ENP和ENT，置数端都接高电平，利用时十位0011这个状态作为清零信号，也是进位信号，组成一个3进制的计数器。
这样，个位与十位组合而成的就是一个30进制计数器。
24进制计数器电路级联图2.3译码显示电路译码显示是将计数器的状态直观地显示出来。
以7448芯片作为驱动，通过共阴数码管显示出来，通过2片7448和两个数码管级联成十位和个位，如下图！图为数码管显示电路级联图2.4报时电路为增强数字电子钟的功能，有必要加上报时功能。
可利用蜂鸣器与组合逻辑电路，设计成到59分59秒响起。
选用buzzer作为蜂鸣器，将工作电压改为1v，一个npn三极管，一个电阻1k欧姆，与非门，与门，非门，级联后，当分位到达五十九同时秒位到达五十九时蜂鸣器开始工作。
下图为级联后的图。
图为整点报时级联图2.5初始化电路由于时间原因，没有校时电路，只有通过初始化电路来给时钟初始化，是时间能够较为正常的运行，通过三个开关把天、时、分的清零端接地以达到清零的效果。
三个开关也要注意顺序，先从分开始清零，然后是时，最后是天。
下图为初始化控制电路图图为初始化电路三、完整电路将时间脉冲产生电路，秒位、分位、时位、天位计数器电路，显示译码电路，报时电路，初始化控制电路这些模块相连接，组成总的设计电路，即数字电子钟电路四、调试电路设计好之后需要经过调试确认电路可行性后，再写实验报告。
调试顺序为：时间脉冲产生电路，计数器模块，译码显示电路模块，报时电路模块。
每个模块进行调试都确认无误后，即可把每个模块连接好，组成一个完整的数字电子钟。
根据Proteus 软件对电路仿真后得出的结论是没有问题的，在一般情况下接线后不会有问题，但是前提是调试时接线不能接错。
五、心得体会经过长达两个星期的设计与思考，最终在Proteus上完成了数字钟的模拟。
其间遇到了许多问题，但最后都一一得到解决。
现将心得体会总结如下：1. 设计初期要考虑周到，否则后期改进很困难。
应该在初期就多思考几个方案，进行比较论证，选择最合适的方案动手设计。
总体设计在整个设计过程中非常重要，应该花较多的时间在上面。
2. 方案确定后，才开始设计。
设计时，多使用已学的方法，如列真值表，化简逻辑表达式，要整体考虑，不可看一步，做一步。
在整体设计都正确后，再寻求简化的方法。
3. 在设计某些模块的时候无法把握住整体，这时可以先进行小部分功能的实现，在此基础上进行改进，虽然可能会多花一些时间，但这比空想要有效的多。
4. 尽可能是电路连线有序，模块之间关系清楚，既利于自己修改，也利于与别人交流。
如果电路乱的连自己都看不懂，那还如何改进和扩展。
5. 很多难点的突破都来自于与同学的交流，交流使自己获得更多信息，开拓了思路，因此要重视与别人的交流。
6. 应该有较好的理论基础，整个实验都是在理论的指导下完成了，设计过程中使用了许多理论课上学的内容，如真值表、卡拉图等。
本次设计把理论应用到了实践中，同时通过设计，也加深了自己对理论知识的理解和掌握。
译码器7448 8附录Ⅰ：元器件明细表个计数器74LS160 8个与非门74LS00 4个与非门74LS132个电阻1KΩ1个非门7404 2个电容CAP10UF1个附录Ⅱ：参考文献（1）康华光.2005.电子技术基础.武汉:高等教育出版社.246-302。
（2）Proteus软件内的帮助文件。
（3）清华大学教研组编，阎石主编：《数字电子技术基础》（第五版），北京，高等教育出版社。
2006（4）彭介华.电子计数课程设计指导.北京：高等教育出版社。