信号完整性与高速PCB设计课程报告pdf
高速PCB中信号完整性的分析
汪扬埔
（ 武警警官学院电子技术系 四川 ・ 成都 ６ １ ０ ２ １ ３ ）
摘 要
关键 词
高速 Ｐ Ｃ Ｂ设计 ， 已经成为大型数字系统设计成败的关键 ， 本文从传 输线损耗 、 抖动、 码 间干扰 ３个方面详细
Ｐ Ｃ Ｂ 完整性 分析
文献 标 识 码 ： Ａ
公式如下：
Ｒ ＝ ｐ Ｌ ／ （ ｏ ｈ ’ ） ＝ ｐ Ｌ ｏ （ ２ ∞ｐ ） １ ． ２介 质 损 耗
Ｐ Ｃ Ｂ中信号路径与返回路径会构成一个 电容器 结构 。 如
果 在 高频 条件 下 ， 介质会吸收热量， 所 以它介质为空气 的理想 电容器的电阻是无穷大 的，给定一个 直流 电压， 没有 电流经 过。 但是， 如果给定一个正 弦波 电压 Ｖ ＝ Ｖ 。 ｓ ｉ ｎ （ ３ ６ ｔ ） ， 就会产生一个余弦波 电流通过电容： Ｉ ｅ 口 ｄ Ｖ ／ ｄ ｔ ＝ Ｃ ｏ （ １ ） Ｖｏ ｃ ｏ ｓ （ ￣ ｔ ） 其中 Ｃ 。 是 电容器 电容， （ １ ） 为角频率，ｖ ０ 是正弦波电压振 幅 这个时候 电压和电流相位相差 ９ ０度 ， 因此不会有损耗 。 当 电容器间的介质不再是空气时，换成 的真实的介质材 料会有一定的电阻率 。 在 电容器两端加 电的情况下会有泄露 电流经过， 从而带来损耗。对于大部分介质而言， 往往因为其 很高的 电阻率而 可以使直流损耗忽略不计 。 ２抖动 抖动可 以定义为数字信号在重要时点上偏离理想时间位 置的短期变化 重要时点是指数字信号 的逻辑状态之间的转 换或边沿，具体来讲就是指转换信 号跨过选定的参考 电平或 判定 门限 。 在实际的电路 中， 由于抖动含有随机成分 ， 因此必须使用 统计术语指定抖动 。必须使用 中间值、 标准偏差、 最大值 、 最 小值和峰一 峰值 以及置信 区间和样本总量等指标 ， 才能建立 有意义的、 可重复的测量 。 根据信号 中不 同种类抖动 的特 点以及 产生抖动的原因 ， 总抖动可分为确 定性抖动和随机抖动。其 中， ＤＪ 又可 以分成 数据依赖型抖动 、由于 占空 比失真引起 的抖动和其它有界不 相关抖动 。随着 ＤＤ Ｊ中出现概率的不 同， ＤＤ Ｊ 又可 以分成高 概率 Ｄ ＤＪ 和低概率 ＤＤ Ｊ 。 而Ｂ ＵＪ 按照来源的不同分成三类 ： 电源噪声 引起的抖动 、串扰和其它外界噪声 引起的抖动和周 期性抖动。将 Ｄ Ｃ噪声保持在几个 ｍ Ｖ 内即可减小抖动，进 而可将输出信号的眼图保持在理想状态 ， 从而对 电源 以及时 钟振荡器和缓冲 区实现正确的滤波和去耦 。并且 ， 时钟源必 须具有高稳定性、 低抖动性。 ３码间干扰 对于有限带宽的信道 ，信道上传输 的码元会对随后传输 的码元产生影响。从能量 的角度来讲 ， Ｉ Ｓ Ｉ 可看成是 由于信道 的带宽有限，码元存储于信道上的能量变化滞后于被发送信 号 的变化， 残存的能量会与随后的码元能量叠加 ， 破坏 了码元 波形 的形状 除了信道带 宽有 限的因素外，传输线阻抗的不 连续和端阻抗与传输 线特征 阻抗失配， 都会 引起的 Ｉ Ｓ Ｉ 。 般都会采 用以下一些措施来减小传输线寄生储能元件 引起 的信号振荡： （ １ ） 采用 电流模驱动器来传 输信 号； （ ２ ） 控制信号 的切换时间； （ ３ ） 加入与传输线并行的端 电阻： （ ４ ） 在接 收器前端加入均衡滤波器 。
基于信号完整性分析的高速PCB设计
基于信号完整性分析的高速PCB设计
信号完整性是指电路系统中信号的质量。
如果在要求的时间内，信号能
够不失真地从源端传送到接收端，就称该信号是完整的。
随着半导体工艺的
迅猛发展、IC开关输出速度的提高，信号完整性问题(包括信号过冲与下冲、振铃、反射、串扰、地弹等)已成为高速PCB设计必须关注的问题之一。
通常，数字逻辑电路的频率达到或超过50 MHz，而且工作在这个频率上的电路占整个系统的1／3以上，就可以称其为高速电路。
实际上，与信号本身的频率相比，信号边沿的谐波频率更高，信号快速变化的跳变(上升沿与下降沿)
引发了信号传输的非预期效果。
这也是信号完整性问题的根源所在。
因此，
如何在高速PCB设计过程中充分考虑信号完整性因素，并采取有效的控制措施，提高电路设计质量，是必须考虑的问题。
借助功能强大的Cadence公司SPEECTRAQuest仿真软件，利用IBIS模型，对高速信号进行信号完整性仿真分析是一种高效可行的分析方法，可以发现
信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，
从而达到提高设计质量，缩短设计周期的目的。
1 应用设计实例
本文设计的控制单元在整个系统中的功能是将地面接收装置接收到的编码
信号传回给主站数据处理中心。
具体工作过程是，首先存储上位机数据，然
后通过误码率测试与计算，选择一条误码率最低的路径作为数据传输路径，
最后将存储的上位机数据通过该路径传输到主站数据处理中心进行处理。
经。
高速数模混合电路信号完整性分析与PCB设计
高速数模混合电路信号完整性分析与PCB 设计作者：李莎来源：《电子技术与软件工程》2016年第12期随着科技持续发展，各种电子产品不断涌现，逐渐走上“高集成度、高可靠性”等道路。
在电路板发展中，高速数模混合电路成为新的发展趋势，被广泛应用到不同领域、行业中。
由于高速数模混合 PCB 不同于传统的PCB，需要灵活运用新的方法来合理设计 PCB，确保高速数模混合电路的稳定运行，其信号具有其完整性，更好地发挥自身的作用。
【关键词】PCB设计高速数模混合电路信号完整性分析在电子系统时钟频率逐渐提高的过程中，电路信号完整性问题不断显现，比如，出现错误的时序，传输线的反射不正确，严重影响电路系统的正常运行，而 PCB 上的各线路会更加紧凑，出现串扰噪声，信号传输效果较差。
对于高速数模混合电路来说，需要结合线路运行的实际情况，合理设计 PCB，解决电路信号的完整性问题，不断提高信号传输的质量，为不同行业、领域发展提供重要的信息资源，促进其发展。
1 高速数模混合电路信号完整性分析信号完整性就是在信号线上，信号的质量。
想要保证信号的完整性，必须满足一定的要求，要确保空间的完整性，能够满足电路相关的要求，比如，最大输入的低电平要求。
还要确保时间上的完整性，要能够有效维护电路的最小维持时间等。
1.1 影响电路信号完整性的因素分析就信号完整性而言，受到多种因素的影响。
一是：延迟。
就信号而言，其传输要借助PCB 板的导线，在传输过程中，会出现传输延迟现象。
一旦传输的信号延迟，电路系统时序将会受到影响，进而影响信号的完整性。
就传输延迟来说，会受制于导线的长度、周围介质的介质常数。
二是：反射、串扰噪声。
在电路系统运行中，如果信号线网出现过孔、弯曲等问题，将会产生反射噪声。
如果电路信号网、电源分布系统等之间出现电磁耦合，将会产生串扰噪声，都会干扰信号，影响信号的传输。
1.2 处理电路信号完整性问题的关键1.2.1 电源分布在设计高速数模混合电路板过程中，要全方位分析电源分布网络。
高速PCB设计中的信号完整性和传输延时分析
第19卷 第2期 天 中 学 刊 Vol ．19 No ．22004年4月 Journal of Tianzhong Apr ．2004收稿日期：2004-02-10作者简介：冯志宇（1972− ），男，河南正阳人，电子科技大学电子工程学院信号与信息处理专业硕士研究生．高速PCB 设计中的信号完整性和传输延时分析冯志宇（电子科技大学，四川 成都 610054）摘 要：信号完整性问题及由传输延时引起的时序问题是高速PCB 设计中的主要问题，借助功能强大的Cadence/SpecctraQuest 仿真软件，对高速信号线进行布局布线前仿真，可以发现和解决这些问题，从而缩短设计周期．关键词：信号完整性；时序；仿真 随着IC 工艺的提高，驱动器的上升沿和下降沿越来越陡，由原来的十几ns 提高到几ns ，有的甚至达到几ps ，同时电子系统的时钟频率也在不断提高．对于低频电路设计而言，器件管脚间的逻辑连接可以看成是简单的线迹互联．但对频率超过50 MHz 的高频电路，互连关系必须按传输线考虑，由此产生的信号完整性问题及时序问题成为高速PCB 设计中的主要问题．借助功能强大的Cadence/SpecctraQuest 仿真软件对高速信号线进行布局布线前仿真，可以发现和解决这些问题，从而缩短设计周期．1 高速移动接入系统的信号完整性问题信号完整性（Signal Integrity ）简称SI ，是指信号在信号线上的传输质量，主要包括反射、振荡、地弹、串扰等性能参数．信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值．信号完整性是由板级设计中多种因素共同决定的．图1所示是我们所设计的高速移动接入系统，其中虚线框中为该系统高速数据通路的中频和基带部分．A/D 部分通过采样、量化、编码将模拟中频信号转换成数字中频信号，然后利用DDC 部分对其进行混频（解调）、抽取、滤波，将中频带通信号混频成基带信号；DSP 模块负责完成基带信号的调制/解调、数据交织/解交织、数据编码/解码、数据纠错和检验、数据加密/解密、语音压缩/解压缩等；图1 高速移动接入系统框图DUC 和D/A 部分则是DDC 和A/D 部分的逆过程．该系统的中频部分既有频率较高的数字信号又有敏感度很高的模拟信号，基频部分DSP 与SDRAM 之间的数据交换速率高达100 Mb/s ，由此产生的信号完整性及时序问题十分突出．在高速PCB 设计中，信号完整性问题是系统能否正常工作的关键因素之一．因此，有必要在布线前利用仿真软件对该高速系统进行关键信号线的仿真．当信号完整性满足要求后就可以进行时序分析中图分类号：TN405.97文献标识码：A文章编号：1006－5261(2004)02－0018－04了，否则还需调整布局，重新仿真．图2、图3、图4分别是用Cadence/SpecctraQuest 仿真软件得到的该系统中SDRAM 的时钟（SDCLK ）、数据写和数据读信号的仿真波形，可以看出这3个典型信号都能够满足波形完整性的要求．2 高速移动接入系统中的时序关系2.1 系统时序分析对于异步时序电路，往往可以灵活地设置建立、选通和保持时间，以满足系统时序要求．而同步时序电路必须从设计上留有充足的建立和保持时间，才能保证系统正常工作．高速移动接入系统中，DSP 与SDRAM 互连的关键信号线有时钟线SDCLK 、数据线D 47∼16和地址线ADDR 23∼0．由于系统工作频率高达100 MHz ，故这些信号线的互连延时是不可忽略的，它对信号的建立和保持时间起着至关重要的作用．仿真应该着重解决这些线网的拓扑问题．布线延时与布线迹的阻抗及布线长度有关，高阻抗线迹能够减少信号的跳变时间．其他因素如驱动特性和负载特性也会影响布线延时．下面在考虑布线延时的基础上，推导DSP 与SDRAM 互连的高速信号线间的时序约束关系．二者间互连的高速信号线时序及延时关系如图5所示．其中，P Clock ，T 表示时钟周期，D Clock ，t 表示时钟布线延时，D(max)Data ，t 和D(min)Data ，t 分别表示数据传输的最长延时和最短延时，isu(DSP)t ，ih(DSP)t 和oh(DSP)t 分别表示DSP 的输入建立时间、输入保持时间和输出保持时间，isu(SDRAM)t ，ih(SDRAM)t 和oh(SDRAM)t 分别表示SDRAM 的输入建立时间、输入保持时间和输出保持时间．(a) SDCLK(out from DSP)，(b) SDCLK(into SDRAM)， (c) Data(out from SDRAM)，(d) Data(into DSP)， (e) Data(out from DSP)，(f) Data(into SDRAM)图5 高速信号线时序及延时关系读建立时间应满足 isu(DSP)ACC D(max)Data D Clock P Clock t t t t T ≥，，，−−−， (1) 读保持时间应满足 ih(DSP)(min)D Data D Clock oh(SDRAM)t t t t ≥，，++，(2)写建立时间应满足DDATO (max)D Data D Clock P Clock t t t T −−+，，，isu(SDRAM)t ≥，(3) 写保持时间应满足 ih(SDRAM)D Clock (min)D Data oh(DSP)t t t t ≥，，−+，(4)由(1)式，可得 (max)D Data isu(DSP)ACC D Clock P Clock ，，，≥t t t t T −−−， (5) 由(4)式，可得(min)D Data D Clock oh(DSP)ih(SDRAM)，，≤t t t t +−， (6)由(5)，(6)式，可得isu(DSP)ACC D Clock P Clock t t t T −−−，，D Clock oh(DSP)ih(SDRAM)，≥t t t +−，图2 时钟信号的仿真波形图3 数据写信号的仿真波形图4 数据读信号的仿真波形)a ()b ()c ()d ()e ()f (进而有+−2)(ACC P Clock D Clock t T t ，，≤2)(isu(DSP)oh(DSP)ih(SDRAM)t t t −+−．(7)由(2)，(3)式，可推导出 +−2)(oh(SDRAM)ih(DSP)D Clock t t t ≥，2)(P Clock isu(SDRAM)DDATO ，T t t −+，(8)由(7)，(8)式，可推导出+−−−++−2)(2)()ih(SDRAM ACC P Clock D Clock P Clock isu(SDRAM)DDATO oh(SDRAM)ih(DSP)t t T t T t t t t ，，，≤≤．2)(isu(DSP)oh(DSP)t t −(9)可见，时钟线迹的延时必须在一定范围内波动，才能满足DSP 与SDRAM 间数据交换的时序要求，不能太长也不能太短．较短的延时可以增加读建立时间，却缩短了读保持时间．另外，一旦时钟线迹的延时确定（即时钟走线确定），则数据线的延时必须同时满足读写的时序要求，才能保证正确的读写． 2.2 时序关系在本系统中的应用该系统设计中DSP 采用ADI 公司的ADSP21161芯片，SDRAM 采用MICRON 公司的MT48LC4M16B2-75芯片．DSP 与SDRAM 间的数据交换速率可达100 MHz b/s ，是PCB 设计关注的重点．为保证系统能正常、可靠和稳定地工作，必需进行布线前时序仿真．MT48LC4M16B2-75芯片和ADSP21161芯片的参数如下：ns 8.2isu(DSP)=t ，ns 0.3ih(DSP)=t ，ns 2.1oh(DSP)=t ，ns 5.1isu(SDRAM)=t ，ns 8.0ih(SDRAM)=t ，ns 2.2oh(SDRAM)=t ，ns 10P Clock =，t ，ns 3.7ACC =t ，ns 5.7DDATO =t ．将上述参数代入(9)式可得ns 8.0ns 0D Clock ≤≤，t ．根据实际布局情况取ns 5.0D Clock =，t ，则由不等式(1)∼(4)得ns 7.0ns 3.0D Data ≤≤，t ．任取D16-47中的一根数据线D35，分别取ns 7.0ns 5.0ns 3.0D Clock ，，，=t 做读写扫描仿真，结果如图6所示．其中(a)，(c)，(e)分别为ns 7.0ns 5.0ns 3.0D Clock ，，，=t 时数据线D35的读波形，(b)，(d)，(f)分别为ns 7.0ns 5.0ns 3.0D Clock ，，，=t 时数据线D35的写波形．可见在ns 7.0ns 3.0D Data <<，t 范围内数据的读写波形符合完整性要求．把ns 7.0ns 3.0D Data ≤≤，t 作为D40的布线拓扑规则加到Dd16-47进行规则驱动下的布线，布线后D16-47的延时见图7，由图7可知，ns 3282.0D(min)Data =，t ，ns 6090.0D(max)Data =，t ，能够满足ns 7.0ns 3.0D Data ≤≤，t 的要求．制板后用示波器观察到的数据线D35的读波形如图8所示． 图7 布线后数据线的传输延时分析图片图6 数据线D35的仿真波形(b)(a)(c)(d)(e)(f) 图8 制板后用示波器观察到的数据线D35的读波形信号完整性问题和由布线延时引起的时序问题，是高速系统板级实现需要着重解决的问题，利用Cadence/SpecctraQuest仿真软件进行板前和板后仿真，是解决这些问题的有效方法．参考文献： [1] 杨小牛，楼才义，徐建良．软件无线电原理与应用[M]．北京：电子工业出版社，2002．100∼159．[2] 曾峰，侯亚宁，曾凡雨．印制电路板（PCB）设计与制作[M]．北京：电子工业出版社，2002．85∼107．[3] Johnson H W．High-Speed Digital Design[M]．PrenticeHall PTR，1993．97∼121． 〔责任编辑 张继金〕 Analysis of Signal Integrity and Propagation Delayin High-Speed PCB DesignFENG Zhi-yu（University of Electronic Science and Technology of China, Chengdu Sichuan 610054, China）Abstract: In the high-speed PCB design, the main problems are signal integrity and time sequence caused by propagation delay. We can find out and solve these problems, when simulating high speed signal line in virtue of Cadence/SpecctraQuest Before layout and routing trace which helps to shorten the design period.Key words: signal integrity; time sequence; simulation（上接第9页）Note to the Infinitude Calculation of InfinitesimalMA Ge, SONG Su-luo（Nanyang Institute of Technology, Nanyang Henan 473004, China）Abstract: By analyzing and discussing the sum sequence and product sequence of countable infinite infinitesimal sequence and the sequence of positive infinity power of infinitesimal sequence and positive infinitesimal sequence power of non-negative infinitesimal sequence, the understanding on infinitesimal are deepened.Key words: infinitesimal; infinite sum; infinite product; infinity power。
PCB信号完整性分析与设计
PCB信号完整性分析与设计在电子设计领域，信号完整性（Signal Integrity，简称SI）是指电路系统中信号的质量和稳定性。
PCB（Printed Circuit Board，印刷电路板）作为电子设备的基础组件，其信号完整性分析与设计直接影响到整个电子设备的工作性能。
本文将探讨PCB信号完整性分析的重要性以及设计策略。
在现代电子系统中，高速数字信号的传输越来越普遍，对PCB信号完整性的要求也越来越高。
如果信号完整性得不到保障，会导致一系列问题，如电磁干扰（EMI）、电源噪声、时序错误等，严重时可能导致系统崩溃。
阻抗不连续：当信号在PCB走线传输时，如果阻抗突变，会导致信号反射，从而影响信号完整性。
串扰：相邻信号线之间的电磁耦合会导致信号间的干扰，影响信号的纯净性。
电源噪声：电源的不稳定或噪声会影响数字系统的时序和稳定性。
接地问题：不合理的接地方式会导致信号间的干扰和电源噪声的引入。
合理规划信号走线：根据信号的特性和频率，选择合适的走线方式，如并行走线、差分走线等，以减小信号间的干扰。
优化阻抗匹配：通过计算和控制阻抗，使信号在传输过程中的反射最小。
减少串扰：通过增加间距、使用屏蔽罩等方式，减小信号间的电磁耦合。
电源和接地设计：采用稳定的电源系统和合理的接地方式，以减小电源噪声和信号干扰。
使用去耦电容：在关键电源和接地节点处使用去耦电容，可以有效吸收电源噪声和减少信号干扰。
信号时序控制：通过合理的设计，保证信号的时序正确，避免因时序错误导致的系统不稳定。
仿真与优化：使用专业的仿真工具对设计进行仿真，根据仿真结果对设计进行优化。
PCB信号完整性分析与设计是保证现代电子系统性能的重要环节。
通过对影响信号完整性的主要因素进行分析，我们可以针对性地提出有效的设计策略。
在实施这些策略时，需要综合考虑系统的复杂性和实际可操作性，确保设计的实用性和有效性。
随着电子技术的发展，我们需要不断地更新和改进信号完整性设计和分析的方法，以满足更高性能、更低功耗、更小体积的电子设备需求。
基于信号完整性分析的高速PCB设计
Ｌｉ ａｎｇ Ｌｏ ｎｇ
（ ｎ ｔｔ ｔ ｆＳ ｇ ａ ａ ｔ ｒｎ ｎ ｒ ｃ ｓ ｉ ｇ ，Ｎｏ ｔ ｉｅ ｓｔ ｆＣｈ ｎ ，Ｔａｙ ａ ３ ０ １ Ｉ ｓｉｕ ｅｏ ｉ ｎ ｌＣ ｐ ｕ ｉ ｇ ａ ｄ Ｐ ｏ ｅ ｓｎ ｒ ｈ Ｕｎ ｖ ｒ ｉｙ ｏ ｉａ ｉ ｕ ｎ ０ ０ ５ ，Ｃ ｉ ａ ｈｎ ）
计 ， 而 达 到提 高 设 计 质 量 ， 短 设 计 周 期 的 目的 。 从 缩
求 的时 间 内 ， 号 能 够 不 失 真 地 从 源 端 传 送 到 接 收 端 ， 信 就
称 该 信 号 是 完 整 的 ］ 随 着 半 导 体 工 艺 的 迅 猛 发 展 、ｃ 。 Ｉ
１ 应 用 设 计 实 例
大地 提 高 了 电路 设 计 质 量 ， 缩短 了研 发 周 期 。本 文 主要 介 绍反 射 和 串扰 仿 真 。 关 键 词 ：信 号 完整 性 ； 速 电路 ； 扑 结 构 高 拓 中 图分 类 号 ：ＴＮ７ ０ １ 文 献 标 识码 ：Ａ
高速PCB设计中的信号与电源完整性研讨
远端上串扰的前后对比1
• 远端上串扰如下图所示：
未处理：
处理后：
峰-5
远端上串扰的前后对比2
1082
70
1. 图中长方体柱代表串扰电压的大小
图中串扰电压的单位为毫伏
213 114 34
2. 从左往右以此为处理串扰的步骤
从图中可知，串扰问题有较大的改善
25
PCB设计中的信号/电源完整性分析 附件1——课程设计作业及评分标准
一. 推荐软件 1. HyperLynx的LineSim及BoardSim; 2. Cadence的SiWave/SigXplorer。 二. 课程设计要求 在设计好PCB版图的基础上，对第8讲反射和第10讲串扰现 象，在不同互连情况下的SI进行分析。 提交不同互连设计下SI仿真分析报告；用PPT进行报告。
7
对整板进行批处理
点击图标
First
如右图进行设置，只选择 “检测串扰项”
Second Third
点“下一步” 选择串扰的阈值为 125mv 计算方法：5V×5%÷2 =125mv
点“下一步” 修改上升边为1ns, 点击“完成”，生成报告文件
Creatvity
8
对整板进行批处理后的报告文件
报告文件
1.最大允许的串扰………..125mv 2. 受害线网 NetIC_23
-进攻线网NetIC_21………..476mv
3. 受害线网 NetIC_21 -进攻线网NetIC_23……….476mv
9
对指定线网进行仿真1
① 从报告文件中发现线网NetIC_21和NetIC_23之间存 在严重串扰，故选择NetIC_21作为受害线网，指定对 其进行详细仿真。
高速PCB电路板的信号完整性设计
高速PCB电路板的信号完整性设计摘要: 描述了高速PCB电路板信号完整性设计方法. 介绍了信号完整性基本理论, 重点讨论了如何采用高速PCB设计方法保证高速数采模块的信号完整性,关键词: 信号完整性; PCB设计;集成电路芯片构成的电子系统朝着大规模、小体积、高速度方向发展, 信号的工作频率也不断提高, 使得PCB的布局布线密度变大, 输出开关速度过高, 引起信号延迟、时序问题及串扰、传输线效应等信号完整性问题, 从而导致系统工作不稳定, 甚至完全不工作. 因此, 如何在系统设计以及板极设计中考虑到信号完整性的因素, 并采取有效的控制措施, 成为一个设计成功的关键因素 . 文中在对信号完整性设计的基本理论做出一个完整的阐述。
1信号完整性基本理论1. 1信号完整性定义信号完整性( S igna l Integrity, S I)是指在信号线上的信号质量, 是信号在电路中能以正确的时序和电压做出响应的能力. 当电路中信号能以要求的时序、持续时间和电压幅度到达IC 时, 该电路就有很好的信号完整性。
1. 2影响信号完整性的主要因素引起信号完整性问题的因素很多, 主要因素有延迟、反射、串扰、地弹以及电磁干扰. 信号时延主要表现为信号在逻辑电平的高、低门限之间变化时, 保持一段时间信号不跳变. 过多的信号延时可能导致时序错误和器件功能的混乱. 信号延时的原因包括驱动过载和走线过长. 传输时延与信号线的长度、信号传输速度。
反射, 即为传输线上的回波. 反射信号产生的主要原因是过长的走线、未被匹配终端的传输线、过量电容或电感及阻抗失配. 当一根信号线上有信号通过时, 在PCB 板上与之相邻的信号线上就会感应出相关的信号, 这种现象称之为串扰. 信号线距离地线越近, 线间距越大, 产生的串扰信号越小. 地弹是指当电路中有大的电流涌动时产生的地平面反弹噪声. 电磁干扰包括产生过量的电磁辐射及对电磁辐射的敏感性两个方面. EM I产生的主要原因是电路工作频率太高及布局、布线不合理.2高速数据采集系统高速数据采集系统原理框图如图1所示, 此高速数据采集系统体积小巧轻便, 致使电路板布局布线密度高; 系统时钟运行频率为100MH z 以上, ADC 芯片转换率在125MH z左右, 属于高速系统; 同时系统工作还需多种电源供电, 因此对其分析必须全面考虑信号完整性.图1数据采集系统原理框图F ig. 1 The schem atics b lock d iagramo f data acqu isition system3信号完整性设计3. 1电路板叠层设计高速电路由于集成度高、芯片密度大以及布线紧凑的原因, 一般采用多层板来降低板中的相应干扰. 叠层设计要考虑器件密度、总线的布线密度、电路功能以及电磁兼容等多方面因素. 合理的叠层设计是对大多数信号完整性问题和EMC问题的最好防范措施.综合考虑多方面因素, 系统电路板采用4层叠层设计, 分别为顶层元件为信号层, 第2层为信号地层, 第3层为电源层, 底层为元件及信号层. 这种设计具有如下特点: 电源层和地层紧密耦合, 形成大电容!补充地弹效应中需要的电荷; 信号层紧靠大面积铜箔, 为信号提供优良回路, 减小反射与天线效应; 中间层地平面和电源平面, 能有效降低电源阻抗与地阻抗, 减小传导干扰.3. 2电路板布局设计布局设计是设计PCB电路板中的至关重要的环节, 良好的布局能使电子电路获得最佳性能, 能有效减少信号完整性问题. 布局过程中, 要结合结构设计的尺寸要求和器件的布线要求, 依次合理规划出主要器件的位臵 . 对于图1所示的数据采集系统而言, 需以FPGA 为中心构建高速互连网络. 在主要芯片确定位臵后, 根据电路的功能单元, 对电路的全部元器件进行布局. 对电路的全部器件布局时, PCB电路板设计应遵循以下原则:1)按照电路的流程安排各个功能电路单元的位臵, 使布局便于信号流通, 并使信号尽可能保持一致的方向;2)尽可能缩短高频元器件之间的连线, 设法减少它们的分布参数和相互间的电磁干扰;3)电源要避开高速信号线以防止电源干扰;4)模拟电路与数字电路分开设计, 减小信号间干扰;5)匹配电阻靠近器件输出或输入管脚, 减小传输线过冲!与欠压!问题;6)在高频下工作的电路, 要考虑元器件之间的分布参数. 应尽可能使元器件平行排列. 这样, 不仅布局美观, 而且装焊容易, 易于批量生产.3. 3电路板布线设计印刷电路的成本与层数、基板的表面积成正比, 在不影响系统功能、稳定性等前提下, 应尽可能地用最少层数满足实际设计需要, 从而致使布线密度不可避免地增大, 走线宽度越来越小. 走线宽度越细, 间隔越小, 信号间串扰就越大, 其能传送功率越小. 因此, 走线尺寸的选择必须考虑到各方面的因素. 在设计图1所示的数据采集系统电路板时布线设计遵循以下原则:1)应尽可能地减少高速电路器件管脚间引线的弯折, 采用45∀折线, 减少高频信号对外的反射和相互间的耦合.2)尽可能地缩短高频电路器件管脚间的引线以及管脚间引线的层间3)高频数字信号走线应尽可能远离模拟电路和控制电路.同时, 在设计图1所示的数据采集系统电路板时, 考虑到实际情况, 为了保证高速下的精确性, 其模拟输入与时钟为差分形式. 因为差分信号幅度相等且方向相等, 所以两条信号线产生的磁场彼此互相抵消, 因此能有效降低EM I[ 3] . 差分线的间距往往会导致差分阻抗的变化, 差分阻抗的不一致将严重影响信号完整性及时延. 为此, 实际差分布线应遵循以下原则[ 4] :1)差分信号的两条信号线相互间长度差必须控制在信号上升沿时间的电气长度的20%以内;2)差分走线必须满足背靠背原则, 且在同一布线层内;3)差分布线的线间距至少大于等于1 倍以上线宽; 而差分走线与其他信号线间间距应大于三倍的线宽.综合上述因素, 在后续仿真分析时, 对于ADC 的输入差分线宽设为8m il 差分线间距设为8m il 差分线长度差设为30m il系统中, 电源、地线的布线也同样至关重要, 如设计不合理容易引起干扰, 致使产品性能下降. 在对电源及地线布线时, 应尽量把电源、地线所产生的噪音干扰降到最低限度, 以保证产品的质量. 实际设计时, 对电源、地线的处理遵循以下原则:1)电源、地线间加退耦电容; 适当加宽电源、地线的宽度. 使地线、电源线、以及信号线之间的关系满足:地线宽度> 电源线宽度> 信号2)对数字电路采用较宽的地导线以构成回路, 作为地网来使用;3)采用大面积铺铜方式处理顶层、底层, 用以增强抗噪能力.总结：信号完整性设计贯穿于高速PCB 设计全过程, 为保证良好的信号完整性, 高速PCB设计要遵循设计原则. 本文从叠层规划、布局设计及布线要求等方面总结了信号完整性设计的一般方法. 为进行仿真设计提供良好的理论基础。
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H a r b i n I n s t i t u t e o f T e c h n o l o g y
信号完整性与高速P C B设
计课程报告
院系：航天学院
班级： 1021202
姓名：凌霄飞鸿
学号：
任课教师：老师
哈尔滨工业大学
2012年
信号完整性与高速PCB设计
任课老师：老师
凌霄飞鸿
1.课程概述与心得体会：
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。
目前约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过120MHz。
当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。
只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
印制电路板的抗干扰设计与具体电路有着密切的关系，这里仅就PCB抗干扰设计的几项常用措施做一些说明。
1.电源线设计
根据印制线路板电流的大小，尽量加粗电源线宽度，减少环路电阻。
同时，使电源线、地线的走向和数据传递的方向一致，这样有助于增强抗噪声能力。
2.地线设计
在电子产品设计中，接地是控制干扰的重要方法。
如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。
电子产品中地线结构大致有系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等。
在地线设计中应注意以下几点：（1）正确选择单点接地与多点接地
在低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地的方式。
当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。
当工作频率在1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。
（2）数字地与模拟地分开。
电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。
低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地。
高频电路宜采用多点串联接地，地线应短而粗，高频元件周围尽量用栅格状大面积地箔。
要尽量加大线性电路的接地面积。
（3）接地线应尽量加粗。
若接地线用很细的线条，则接地电位则随电流的变化而变化，致使电子产品的定时信号电平不稳，抗噪声性能降低。
因此应将接地线尽量加粗，使它能通过三倍于印制电路板的允许电流。
如有可能，接地线的宽度应大于3mm。
（4）接地线构成闭环路。
设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭路可以明显地提高抗噪声能力。
其原因在于：印制电路板上有很多集成电路元件，尤其遇
有耗电多的元件时，因受接地线粗细的限制，会在地线上产生较大的电位差，引起抗噪能力下降，若将接地线构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。
3.退藕电容配置
PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容。
退藕电容的一般配置原则是：
（1）电源输入端跨接10～100uf的电解电容器。
如有可能，接100uF以上的更好。
（2）原则上每个集成电路芯片都应布置一个0.01uF的瓷片电容，如遇印制板空隙不够，可每4～8个芯片布置一个1～10uF的钽电容。
（3）对于抗噪能力弱、关断时电源变化大的器件，如RAM、ROM存储器件，应在芯片的电源线和地线之间直接接入退藕电容。
（4）电容引线不能太长，尤其是高频旁路电容不能有引线。
此外，还应注意以下两点：
（1）在印制板中有接触器、继电器、按钮等元件时，操作它们时均会产生较大火花放电，必须采用RC电路来吸收放电电流。
一般R取1～2K，C取2.2～47uF。
（2）CMOS的输入阻抗很高，且易受感应，因此在使用时对不用端要接地或接正电源。
2.课程设计部分：
2.1设计目的：
1，实现1mv~1V1000倍的放大，频率：1KHz~5MHz@-3dB ;
2，自主设计，画PCB调试电路。
2.2原理图：
2.3设计原理简述：
我首先选择采用用Multisim测试了单运放增益带宽积，及实际查看了频率
补偿效果。
发现此运放在单运放放大时很难达到很高频率。
故我选用双运放进行级联放大，并采用电容补偿策略，并且采用二阶滤波电路。
后调试成功后发现出现三个问题：
1，交流仿真后发现只有当频率达到90MHz时，放大倍数才为1.并且频率滤波效果不好下降不够陡；
2，频率补偿时采用了电容补偿，当高频通过时，理论计算会出现放大倍数出现很大现象；
3，频率要求范围内电压增益变化宽（1.2K~999）；
后来我采用三运放级联放大电路，并且反馈电阻均采用手册推荐值。
此电路克服上一电路的2和3. 且当电压增益为1时，频率为61MHz。
但此电路仍然存在频率滤波效果不好。
在5MHz~30MHz频率段仍然有不小的放大。
2.4 Multisim仿真部分：
仿真原理图：
未加频率补偿电容：
可以看到其在截止频率处幅度下降较快，无法达到设计要求。
增加频率补偿电容后：
可以看到其在通带处较为平坦，且在截止频率处下降较为理想。
采用两运放加频率补偿电路：
采用三运放加频率补偿电路：
通过仿真可以看到在三运放时，不仅通带幅度较为平坦，并且在截止频率处也达到了设计要求，但其在更高频率处仍然有放大。
2.5最终得到的PCB:
这里我采用双层板进行设计,得到的PCB图：
背面：
地平面：
去除覆铜得到的PCB板：
哈尔滨工业大学—信号完整性与高速PCB设计课程报告
我采用了最大地平面覆铜处理，这样降低地平面的阻抗。
得到较为纯净的地，并且我在电源处采用去耦电容处理，这样可以得到相对干净的地。
2.6设计心得：
在设计中我在电源接入端接入了10uf,0.1uf和0.01uf的电容进行滤波和去耦处理。
并且我在每一块运放电源端加增0.1uf和0.01uf电容进行去耦处理。
并且我让信号流向尽量一致顺畅。
但由于板面积有限，部分地平面覆盖连接并不是那么完美。
3.课程设计体会与感想：
通过此次高速PCB的设计课程的学习，我学到了很多东西。
在以前我画PCB 中忽略的部分现在我才意识到它对PCB的影响是那么重要。
正如：“用一样的东西不同的人作出的结果是相差很大的。
”在我以后的画板设计中我要更加注意元器件布局和布线设置，这在高速PCB设计中显得尤为重要。
11。