1553B总线中曼彻斯特编解码器的设计
FPGA实现1553B编解码设计
FPGA实现1553B编解码设计在对1553B总线协议进行研究后,结合EDA技术提出了基于FPGA的1553B 总线编码和解码的设计方案,包括总线控制器BC、远程终端RT,曼彻斯特编码、解码的设计方案,实现了信号的串并转换、码型转换、奇偶校验等,并最终实现了BC与RT的可靠通信,1553B信号编码和解码的设计过程都给出仿真结果和详细分析,证明有很强的纠错能力和很高的可靠性。
标签：1553B;BC;RT;FPGA1 原理1553B总线标准规定,每条消息最长32个字组成,所有的字分为3类:命令字、数据字和状态字。
每类字的一个字长为20位,有效信息位是16位,每个字的前3位为单字的同步头,而最后1位是奇偶校验位,有效信息(16位)及奇偶校验位在总线上以曼彻斯特码的形式进行传输,传输一位的时间为1s(即码速率1MHz)。
同步字头占3位,先正后负为命令字和状态字,先负后正为数据字。
其中16位数据位、奇校验位必须按照曼彻斯特码的形式进行传输。
曼彻斯特编码的编码方式二进制数据转化为1553B总线上传输的串行信息,并且对这些串行数据进行曼彻斯特码编码,再加上同步头和奇偶校验码便构成了总线上传输的数据。
2 曼彻斯特编解码器的设计Verilog是一种功能强大的硬件设计语言,可用简洁的代码来进行复杂控制逻辑的设计。
为此,本文采用Verilog语言来对曼彻斯特编解码器进行描述,并用Xilinx ISE 9.2i进行编译,并进行综合,最后采用ModelSim SE 6.1f进行仿真。
2.1 解码器设计Manchester解码从外部接收不同电压标准的信号存入到FPGA内部的FIFO 中,而后对接受到的数据进行解码,转换成二进制数据后可交由相应的逻辑模块处理,Manchester这个功能模块大概分成三部分可以完成设计:(1)采样模块该模块检测输入数据的电平跳变,当输入数据发生由低到高或由高到低的电平跳变时,在输出端产生一周期宽度的脉冲。
基于FPGA的1553B总线编码解码器的设计
计 测 技 术
计算 机技 术 与应 用
・ ５・ ４
基于 Ｆ ＧＡ的 １５ Ｂ总 线编码解 码器 的设计 Ｐ ５３
李 志 刚 ， 宇 盖
（ 军 贵 阳局 ， 州 贵 阳 ５０２ ） 空 贵 ５ ０ ５
摘 要 ： 绍 用 现 场 可 编 程 逻 辑 器 件 （ ＧＡ ） 计 实 现 １ ５ Ｂ 总 线 接 口 板 中 的 曼 彻 斯 特 码 编 解 码 器 。 介 ＦＰ 设 ５３ 该 设 计 采 用 ＶＨ ＤＬ 硬 件 描 述 语 言 编 程 ， 用 专 门 的 综 合 工 具 Ｓ ｎ ｌ ｙ 对 设 计 进 行 综 合 、 化 ， Ｍ ｏ ｅｓｍ 并 ｙ ｐｉ ｆ 优 在 ｄ ｌｉ
ＬＩ Ｚｈபைடு நூலகம்－ ａ ｉ ｇ ｎｇ，Ｇ Ａ Ｉ Ｙ ｕ
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接收、 曼彻 斯 特码 的调 制与 解调 、 并 和并 串转 换 、 串／ 同 步 头 的产 生 与 检测 、 态字 的 自动 响 应 、 Ｔ 地 址 识 别 状 Ｒ
ｌ １ ５ Ｂ总 线 接 口板 功 能 ５３
ＭＩ — Ｔ １ ５Ｂ数 据 总线 具 有双 向传 输 特性 ， Ｌ Ｓ Ｄ一５ ３ 实 时性和 可靠性 高 ， 广泛应 用 在军 用 飞机上 。该 总线 的工 作 频率是 １ ／ 。采 用曼 彻斯 特 Ｉ 型码 ， 双工 工作 方 Ｍｂ ｓ Ｉ 半
ｆｔ ｅ ｔ ｈｅ ｉｔ ｄ ｏ ｔ ＦＰＧ Ａ ｃ ｐｓ ｆ ｅ ｌ ｇｉ ｓ ｔ ｓ ｚ ｎ ｂａ ｅ ｏｎ ｈｉ ａ ｔ ｒ ｏ ｃ ｙｎ ｈｅ ｉ ｉ ｇ ｓｄ Ｓｙｎ ｉｙ ａｎ ｔ ｍ ｉ ｇ ｉ ｕｌ ｔｏｎ ａｓ ｄ ｎ ｐｌｆ ｄ ｉ ｎ ｓ ｍ ａ ｉ ｂ ｅ ｏ
用FPGA实现1553B总线接口中的曼彻斯特码编解码器
用FPGA实现1553B总线接口中的曼彻斯特码编解码器图9中tx为经过编码后的串行数据。
采纳此种办法举行编码，产生的数据彻低正确，并且也不存在毛剌。
3 设计中存在的问题及解决方法信号在FPGA器件内部通过连线和规律单元时，都有一定的延时。
延时的大小与连线的长短和规律单元的数目有关。
因为这两方面的因素，多路信号的电平值发生变幻时，在信号变幻的眨眼，组合规律的输出有先后挨次。
它们并不是同时变幻，而且往往会浮现一些不正确的类峰信号，这些类峰信号称为“毛刺”。
另外，FPGA器件与分立元件不同，其内部不存在寄生，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出。
消退数据中的毛剌是设计中的一个重要问题。
假如毛刺处理不好，就会影响系统性能甚至引起规律错误。
本设计中消退毛剌采纳的办法有：①在有毛剌的输出端加D触发器；②计数器采纳格雷码计数器。
采纳D触发器是由于D触发器的D输入端对毛剌不敏感，只要毛刺不存时钟上跳沿时浮现在D输入端，就不会对输出产生影响，这样就可以消退毛刺了。
采纳格雷码计数器代替一般的二进制计数器，是由于格雷码计数器的输出每次惟独一位数据产生变幻，这就消退了竞争冒险产生的条件，避开了毛刺的产生。
例如在解码器的设计中，举行码型变换时，要将接收时钟与接收的串行数据举行模2加。
由于时钟滞后于数据，为了消退毛刺要将数据举行延时再举行模2加；同时还要考虑到1553B对时光的要求（两个数据之间的间隔最小惟独1.5μs），因此在时钟分别时就考虑提前举行他高。
在检测同步头时，一旦其高（或低）电平大于1个位时的宽度就认为同步头有效，开头举行时钟分别，这样就减小了数据延时，可有效节约时光。
举行模2加后，加一D触发器可确保彻低将毛刺消退。
在编码器设计中在串行数据输出端加一D触发器，数据的毛刺也被了。
另外，在电路的设计中尽可能地消退毛刺产生的条件，例如分频计数器第1页共3页。
MIL-STD-1553B总线曼彻斯特编解码器的FPGA实现
MIL-STD-1553B总线曼彻斯特编解码器的FPGA实现张吉康; 刘恩海; 魏宏刚; 赵汝进【期刊名称】《《电子设计工程》》【年(卷),期】2019(027)015【总页数】5页(P103-107)【关键词】MIL-STD-553B总线; 曼彻斯特II型码; FPGA; VerilogHDL【作者】张吉康; 刘恩海; 魏宏刚; 赵汝进【作者单位】中国科学院光电技术研究所四川成都610209; 中国科学院大学北京100049【正文语种】中文【中图分类】TN79+1MIL-STD-1553B总线简称1553B总线，是一种集中式的时分制、命令/响应、多路传输的半双工串行数据总线标准[1]。
由于1553B总线具有应用灵活、可靠性高等优势，其已经在航空航天等军事领域有着广泛地应用[2]，现在它同样广泛地应用在商业和工业系统中。
目前1553B应用主要采用专用的1553B协议芯片[3]，比如DDC公司的BU-61580等。
系列专用芯片虽然实现了协议的功能，但在某些特定应用环境下芯片功能的冗余造成极大的资源浪费，且芯片使用灵活性较差，价格昂贵，占用PCB面积大[4]，在一定程度上限制了设计者的应用开发。
1553B协议规定总线上传输的数据编码采用的是曼彻斯特II型双相码，曼彻斯特编解码器的性能会直接影响1553B总线的通信质量[5]。
1553B总线编解码器工作频率需达到兆赫兹以上，对时序的要求高；目前主流的FPGA器件集成了丰富的可编程逻辑门电路，具有精确高速的时序处理能力，在高速信号处理领域应用广泛。
因此，本文根据1553B总线具体的应用环境，为了降低工程成本、提高资源利用率及提高应用开发的灵活性，基于FPGA设计并实现了1553B总线中曼彻斯特II型码的编解码器。
1 曼彻斯特II型码原理1.1 1553B总线MIL-STD-1553B总线其全称是“飞机内部时分制指令/响应型多路传输数据总线”，数据编码采用曼彻斯特II型双相码，传输速率为1 Mb/s[6]。
高速1553B总线接口的设计及实现
ｂｕｓ ｃｏｎｔｒｏｌｌｅｒ（ＢＣ），ｒｅｍｏｔｅ ｔｅｒｍｉｎａｌ（ＲＴ）ａｎｄ ｏｔｈｅｒ ｍｏｄｕｌｅｓ，ｇｉｖｅ ｔｈｅ ｌｏｇｉｃａｌ ｄｉａｇｒａｍ，
ｐｏｒｔ ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔｓ ｏｆ ｅａｃｈ ｓｕｂ·ｍｏｄｕｌｅｓ．
Ｔｈｅ ｔｅｓｔ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｄｅｓｉｇｎｅｄ １ ５５３Ｂ ｂｕｓ ｉｎｔｅｒｆａｃｅ ｈａｓ ｌｏｔｓ ｏｆ ｍｅｒｉｔｓ ｏｆ
本文在深入研究Ｍ几．ＳＴＤ．１５５３Ｂ协议ＧＪＢ２８９Ａ－９７标准，Ｍ几．ＨＤＢＫ．１５５３Ａ 及ＧＪＢ／Ｚ２０９．２００２应用手册，国外主流芯片设计和使用手册的基础上；确定整体 架构，模块划分；完成各子模块的正向设计和仿真验证，最后在ＦＰＧＡ上通过板 级调试。本文重点介绍曼彻斯特编解码器、总线控制器（ＢＣ）、远程终端（ＲＴ） 和其它模块的设计，详细给出各模块的逻辑框图、端口信息、仿真结果。
第一章绪论
第一章绪论
１５５３Ｂ总线全称为数字时分命令／响应型多路传输数据总线【１１。Ｍ几．ＳＴＤ．１５５３Ｂ 总线原本是美军航空电子综合系统的专用总线，各种航电系统通过该总线完成信 息传输，随着其不断的发展在航空、航天、航海和民用领域都得到广泛的使用【２１。
本章将对１５５３Ｂ总线国内外发展历程、论文研究意义、论文内容安排进行介 绍。
Ｂａｓｅｄ ｏｎ ｔｈｅ ｄｅｅｐ ｓｔｕｄｙ ｏｆ Ｍ也－ＳＴＤ一１ ５５３Ｂ ｐｒｏｔｏｃｏｌ ａｎｄ ＧＪ－Ｂ２８９Ａ·９７ ｓｔａｎｄａｒｄ， Ｍ几－ＨＤＢＫ一１ ５５３Ａ ａｎｄ ＧＪＢ／Ｚ２０９—２００２ ａｐｐｌｉｃａｔｉｏｎ ｈａｎｄｂｏｏＬ ｄｅｓｉｇｎｅｒ ａｎｄ ｕｓｅｒ
ｍａｎｕａｌ ｏｆ ｆｏｒｅｉｇｎ ｍａｉｎｓｔｒｅａｍ ｃｈｉｐ．Ｔｈｅｎ ｄｅｔｅｒｍｉｎｅ ｔｈｅ ｏｖｅｒａｌｌ ｓｔｒｕｃｔｕｒｅ，ｍｏｄｕｌｅ
1553B总线中曼彻斯特编解码器的设计
2011年2月15日第34卷第4期现代电子技术M odern Electronics Technique Feb .2011Vol .34N o .41553B 总线中曼彻斯特编解码器的设计武 鹏1,毕君懿2(1.西安电子科技大学微电子学院,陕西西安 710071;2.中国电子科技集团第58研究所,江苏无锡 214035)摘 要:曼彻斯特编解码器是1553B 总线协议的重要组成部分,其性能的好坏直接影响整个系统的通信质量。
通过分析M IL -S T D -1553B 协议和G JB5186测试标准,制定出编解码器的设计规范。
采用硬件描述语言(Verilo g )设计电路,VCS 对设计进行仿真,并利用Sy nplify Pro 及ISE 完成综合和布局布线的工作,最后载入Xilinx F PGA 进行测试。
在深入分析曼彻斯特码型特点的基础上,对编解码器的工作过程及逻辑电路结构进行详细介绍。
提出的时钟分离电路比超前滞后数字锁相环更为简单有效。
关键词:曼彻斯特码;M IL -ST D -1553B 总线;时钟分离;FPG A中图分类号:T N915-34 文献标识码:A 文章编号:1004-373X (2011)04-0061-04Design of Manchester Codec in 1553B BusW U Peng 1,BI Jun -yi 2(1.Sc ho ol o f Microelect ro nics ,Xidian Univ ersity ,Xi 'an 710071,China ;2.No .58Re sea rch Insti tute ,Chi na Elect ronics T echnolo gy Group Co rporation ,Wuxi 214035,China )Abstract :M anchester codec is the e ssential par t of M I L -ST D -1553B bus pro to col .T he pe rfo rmance of the codec will di -rectly affect the quality o f the communicatio n .T he Codec specification w as fix ed by the analy sis o f M IL -S T D -1553B bus pro -to col and the G JB5186testing standard .T he Co dec circuit was implemented by Verilog H DL ,simulated by V CS ,sy nthesized by Sy nplify Pr o ,routed w ith ISE and tested by Xilinx F PG A bo ard .O n the basis o f analyzing the characteristic o f the M an -chester code ,the principle and the circuit structure o f the codec are intr oduced in detail .T he clo ck se par ation circuit intro -duced in the paper is mo re simple and efficient than the lead lag digital P L L .Keywords :M anchester code ;M IL -S T D -1553B bus ;clock se par ation ;F PG A收稿日期:2010-09-270 引 言曼彻斯特码是一种总线数据传输双极性码。
基于FPGA的1553B总线编、解码器设计
传 输速率 为 １ ｂ ｓ １５ Ｂ数 据 总 线 上连 接 有 三 种类 型 Ｍ ／。 ５ ３ 的系统 ： 总线控 制器 （Ｃ ： ① Ｂ ）控制 总线上 的数据传输 ； 远 ② 程终端 （ ）响应 Ｂ 的命令 ， ： Ｃ来 执行数据传输 ； 总线监 视 ③
器 （Ｍ）有选择 地接收数据总线上 的信息并保存之 。 Ｂ ：
现代飞 机航空 、 车 系统 为 了 满 足排 放 、 全 、 汽 安 在线
诊 断 等要求装 备 了大 量 的电子 设 备 ， 势 必造 成 导 线数 但 量 的不 断增 加 。为进 一 步 减少 线 束 ， 足 主要 电子单 元 满
表 示 ， 彻斯特 Ⅱ型 码 表示 二进 制数 值 不 是 用 电平 而 是 曼 用 跳变 。跳变 产生在 每 一 个位 时 的 中点 ， 辑 １ 以用 逻 可
牛 茜 等 ： 于 Ｆｅ 的 １５ １ 总 线 编 、 码 器设 砖 基 ｌａ ５３７ 簿
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发送 单元 的时 间基 准 为 ｌ ｚ的时 钟 源 。 由曼 彻 ２ＭＨ
斯特 Ｉ型编码 的特 性 可知 ， 据 “” “” 码 为 “ ｌ和 Ｉ 数 ０ 和 １编 Ｏ” “０ ， 以编码单 元所 需要 的最小 时钟 频 率 为 ２ Ｈ 。所 １”所 Ｍｚ
需 时钟 由 １ ｚ ２ＭＨ 时钟 源经 ６分频 和 ２分频 产生 。
现综合 、 优化 、 仿真 ， 最后在 Ｆ Ｇ Ｐ Ａ硬件 电路上实现测试 。 关键词 ：Ｐ Ａ；５ ３ Ｆ Ｇ １５ Ｂ总线 ； Ｈ Ｌ 曼彻斯特 Ｉ型码 ＶＤ， １
1553B总线FPGA的编解串实现方法
1553B总线FPGA的编解串实现方法摘要：1553B最早作为一种通用的军事标准协议[1]，它对数据总线的电气和协议特性进行了严格的规范和约束，广泛运用于航电综合系统。
因其优秀的总线特性，在汽车领域和船机领域也有相关应用。
本文主要介绍1553B数据总线协议相关原理，着重介绍使用FPGA实现1553B 总线的编串和解串方法。
关键词：1553B总线协议；1553B电路；1553B的编解串1 MIL－STD－1553简介1.1 1553B协议基本简介MIL-STD-1553总线是设备时分制命令/响应式多路复用数据总线，具有串行、半双工特点。
1.1.1 1553B的三种工作模式总线控制器（Bus controller）：对1553B总线的控制和管理，是所有信息传输动作的发起者。
总线上只能有一个总线控制器，负责发送命令、参与数据传输、接收状态响应和监测总线系统。
远程终端（Remote terminal）：远程终端（RT），从总线接收有效命令，并作出响应，回送状态字，完成设定动作。
总线监控器（Bus monitor）：顾名思义，在线接收和记录总线上传输的命令和数据的终端，它受BC控制，但并不参与任何总线传输[2]。
1.1.2 1553B的传输方式首先1553B总线的信息传输是以消息的形式，调制成曼彻斯特码进来行的。
消息最长由32个字组成，其中包括三类：命令字、数据字和状态字。
每类字的长20位，有效信息位是16位，每个字的前3位为单字的同步字头，而最后1位是奇偶校验位。
所谓的位即，传输一位的时间为1μS（码速率为1MHz）。
数据在总线上传输的时，低数据位在先，依次发送高位。
在总线上传输的数据码为曼切斯特II型双相电平码。
传输时为不归零码，此处区别于429总线。
逻辑1 为双极编码信号1/0（即一个正脉冲继之以一个负脉冲）。
逻辑0位双极编码信号0/1（即一个负脉冲继之以一个正脉冲）。
过零跳变发生在每一位时的中点[3]。
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1553B总线中曼彻斯特编解码器的设计时间：2011-04-11 来源：现代电子技术作者：武鹏，毕君懿关键字：1553B总线曼彻斯特编解码器0 引言曼彻斯特码是一种总线数据传输双极性码。
在数字信号基带传输中，通过这种信道编码技术可使传送数据同时携带时钟信息，故也称其为自同步曼彻斯特码。
在信道传输中曼彻斯特码有很好的抗干扰能力。
接收端可以将分离出的时钟用于解码，从而简化了解码过程。
针对曼彻斯特码特点，可采用位同步方法提取时钟，常采用滤波法和数字锁相环法。
滤波法采用的窄带滤波器不适合数字电路使用。
数字锁相环法通过比较接收码元和本地码元为定时时钟的相位来添加扣除时钟脉冲，以达到调整相位的目的，但电路实现过于复杂。
本文提出的时钟分离电路比数字锁相环简单，而且提取出来的时钟可以准确地采样到曼彻斯特码信号。
1 曼彻斯特码曼彻斯特码是一种广泛用于以太网、短距离无线通信、航空电子综合系统中总线数据传输的双极性码。
它的每个码元中点都存在一个电平跳变，1信号为一个从1到0的负跳变；0信号为一个从0到1的正跳变。
由于曼彻斯特码在频谱中存在很强的定式分量，解码时可将分离出的时钟用来解码。
另一方面，1553B传输电缆呈容性负载特性，所以在信号传输中，直流和低频分量将受到很大的衰减。
曼彻斯特码频谱中不存在直流分量，而且低频分量也大大减小，很适合在1553B电缆中传输。
MIL-STD-1553B协议中采用的曼彻斯特码数据格式如图1所示。
同步头：占三位码元长度。
命令字或状态字同步头的前1．5倍码元长度为高电平；后1．5倍码元长度为低电平，数据字同步头刚好相反。
同步头用于区分字的类型以及标识字传输开始。
数据：16位数据位。
图中bit3为数据最高位，依次递减，bit18为数据最低位。
奇偶校验位：这里采用奇校验。
将16位数据按位同或的结果作为奇校验位。
2 曼彻斯特编码器的设计由于曼彻斯特码的每个码元在其中心存在电平跳变，所以编码器的发送时钟频率至少应选择信息传输速率的2倍频。
通常编码器的实现方式有2种，基于移位寄存器，或者数据选择器。
移位寄存器型编码器需要在编码开始后将同步头位、数据位、奇偶校验位通过字符格式编排器编排成一个并行数据，然后在发送时钟的控制下串行移位输出；数据选择器型编码器需要在编码开始后启动一个计数器，在计数器的控制下分别送出同步头、数据位、奇偶效验位。
本文的编码器采用后者，其结构框图如图2所示。
2．1 编码过程编码过程如下：(1)检测编码周期是否开始，编码周期开始后将同步头类型、16位并行数据存储到内部寄存器中，与此同时计数器cnt开始计数。
(2)在计数器cnt的控制下通过码型生成器发出同步头、数据位、奇偶校验位。
(3)在当前字的曼彻斯特码发送完成后回到过程(1)等待发送下一个字2．2 端口说明 rst_n为异步复位信号；clk为系统时钟，频率为信息传输速率的12倍；enc_trigger(输入，高有效)的编码开始的触发信号；enc_csw(输入，高有效)表示要发送的字为命令字或状态字；enc_dw(输入，高有效)表示要发送的字为数据字；enc_data(输入)表示16位要发送的并行数据；tx_data_p(输出)表示发出的曼彻斯特原码；tx_data_n(输出)表示发出的曼彻斯特反码。
2．3 子模块说明(1)6分频电路将系统时钟6分频输出占空比为1／6的编码时钟使能信号enc_clk_en，该信号的频率为信息传输速率的2倍，其他3个模块只有在采样到该信号高电平后才会触发。
在复杂时序电路设计中通过引入时钟使能信号可减少设计中的时钟信号，提高电路的可靠性。
(2)保持寄存器在enc_clk_en有效且采样到enc_trigger为1时，将enc_csw，enc_dw，enc_data存入内部寄存器csw_reg，dw_reg，data_reg中。
(3)计数器在enc_clk_en有效时采样到enc_trigger为1时，将计数使能信号置为1，并在其控制下开始计数，计数范围为0～39。
(4)码型生成器码型生成器通过对16位并行数据data_reg做同或运算产生奇偶校验结果。
在计数器cnt的控制下发送出曼彻斯特码。
发送过程如下(以tx_data_p说明)：cnt(0～5)：根据同步头类型，依次发送111000(csw_reg有效)或000111(dw_reg有效)。
cnt(6～37)：发送数据位，在码元前半个周期发送原码，后半个周期发出反码。
cnt(38～39)：发送奇偶校验位，计数到38时，发送奇偶校验位原码，39时发送其反码。
3 曼彻斯特解码器的设计解码器需要将收到的曼彻斯特码解码，得出16位并行数据，并给出各种校验结果。
本文设计的解码器逻辑结构如图3所示。
3．1 解码过程(1)同步头检测，当检测到同步头后触发整个解码过程开始，并给出同步头类型。
(2)检测到同步头后，计数器cnt开始计数，在cnt的控制下进行解码。
包括码型转换与移位操作，同步头类型输出、曼彻斯特码型校验、奇偶校验、字连续性校验等。
(3)当码的串并转换以及各种校验都完成后，给出并行数据和校验结果信号，在cnt的控制下最终给出数据有效信号data_ready。
协议模块可在该信号有效(高电平)时检测其他校验信号，并决定是否取走并行数据。
3．2 端口说明 rst_n为异步复位信号；clk为系统时钟，频率是信息传输速率的12倍；rx_data(输入)为收到的曼彻斯特原码；data_ready(输出，高有效)为数据有效信号，该信号有效期间可检测其他校验输出信号，若数据有效可取走16位并行数据；csw(输出，高有效)为收到字类型为命令字或状态字；dw(输出，高有效)表示收到字类型为数据字；data(输出)表示解码输出的16位并行数据；parity_right(输出，高有效)为奇偶校验结果；manchester_right(输出，高有效)为曼彻斯特码型校验结果；word_continue(输出，高有效)为字连续性校验结果，有效时表示当前收到的字与上一次收到字之间是连续的。
3．3 子模块说明(1)时钟分离模块时钟分离模块如图4所示。
该模块将曼彻斯特码自带的时钟信号分离，得到clk2_en，并在该信号有效(高电平)时采样，经过三级寄存器保持输出的曼彻斯特码信号rx_data_reg_2。
采样时刻总出现在每个码元正负电平的中点处，而这也是曼彻斯特码采样的最佳时刻，如图5所示。
时钟分离电路结构如图4所示，收到的曼彻斯特码rx_data为异步信号，通过DFF1，DFF2，DFF3三级采样保持电路可消除亚稳态。
edge_ check在每个曼码电平跳变后产生一个脉冲，该信号将对cnt_clk2和clk2_en同步清零，以达到调整相位的目的。
cnt_clk2是一个6进制计数器，当计数到1时通过比较器给出同步置位脉冲set，它将对clk2_en同步置1。
(2)同步头识别模块该模块始终检测同步头，并给出同步头类型。
检测方法如下，在采样到时钟使能信号clk2_en 有效时，将rx_data_reg_2存入移位寄存器sync_reg[9：0]中，当检测到sync_reg[5：0]为“111000”或“000111”时，给出同步头有效信号sync_1，用于触发计数器和码型转换移位模块工作。
(3)计数模块计数器cnt是一个40进制计数器，在cnt的控制下完成整个解码过程。
当收到同步头有效信号sync_1时，将计数器使能信号cnt_enb置为有效(高电平)，并在其控制下开始计数。
(4)码型转换与移位电路该模块在移位使能信号data_sample有效，且采样到采样使能信号clk2_en时，将rx_data_reg_2移入一个17位寄存器data_reg[16：O]中，移位完成后，将得到一个16位并行数据data_reg[16：1]和一个奇偶校验位data_reg[0]。
(5)校验模块该电路将检测并输出同步头类型、奇偶校验结果、曼彻斯特码检测结果、字连续性检测结果。
同步头类型检测：当cnt计数到3时，将同步头检测结果sync_csw和syn_dw分别寄存输出给csw和dw。
奇偶校验：将17位并行数据data_reg[16：O]按位同或后在cnt计数到33时将效验结果输出给parity_right。
曼彻斯特码型的有效性校验：对16位曼彻斯特码和1位奇偶校验码的码型进行检测。
当收到同步头有效信号sync_1时将mangchester_rig-ht信号置为1，之后将每个码元曼彻斯特检测结果与mangchester_right做与运算，再寄存输出到mangchester_right。
当中间某个码元曼彻斯特码出错时，mangchester_right将变为0，并在之后的检测中一直保持为0，直到收到下一个字的sync_1信号。
字连续性检测：若前一个字与当前字连续，则在前一个字cnt计数到39时，当前字的同步头有效信号sync_1应为高电平，若不连续，sync _1为低电平。
所以在cnt=39时将sync_1寄存输出给word_continue可表征字的连续性。
(6)数据有效输出模块当所有校验和移位都完成时，在cnt为34～38之间输出数据有效信号data_ready。
4 仿真及FPGA实现在TESTBENCH中将编码器曼彻斯特码的输出直接连到解码器曼彻斯特码的输入端。
图6为正确曼彻斯特码的时序仿真波形图，传输速率为10 Mb／s，系统时钟为120 MHz。
图6的上半部分为编码器信号波形，下半部分为解码器信号波形。
发送消息为连续的4个字：第1个为命令字，后3个为数据字。
为了全面验证设计功能，需要注入不同类型的错误来检测解码器的查错能力。
其中，包括同步头类型错，曼彻斯特码型错，奇偶校验错，字不连续错等。
测试过程完全按照GJB5186相关要求进行。
该设计在XlLINX公司Spartan3E系列的XC3S500E型号FPGA上进行了实现。
当编解码器时钟约束为7 ns时，编码器最高跑到143 MHz，解码器最高到157 MHz。
5 结语根据曼彻斯特码型特点，设计出一种符合MIL-STD-1553B协议的曼彻斯特编解码器，并兼容1 Mb／s和10 Mb／s两种传输速率的协议。
该设计通过了GJB5186规定的测试点验证，实验结果证明所设计的曼彻斯特编解码器具有高速、高可靠性的特点。