pld设计方法

10分钟学会PLD设计睿浩电子今天我们将带领大家完成你的第一个PLD设计，即使你从没有接触过PLD，也可以让你可以在十分种之内初步学会PLD设计！不信？呵呵我们慢慢往下看。

实验目的我们分别采用VHDL、Verilog-HDL和原理图输入方式设计一个简单的三人表决器，，并下载到PLD实验板进行实际运行。

三人表决器的功能描述：三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平（上方），不同意就把自己的指拨开关拨到低电平（下方）。

表决结果用LED（高电平亮）显示，如果决议通过那么实验板上L2（黄灯）亮；如果不通过那么实验板上L1（红灯）亮；如果对某个决议有任意二到三人同意，那么此决议通过，L2亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，L1亮功能虽然简单，但是大家可以从这个实验中学习到PLD的设计输入，仿真，下载等一个完整过程。

软件准备本次实验采用Max+plusII 10.2 软件,首先我们需要下载免费软件并安装license。

对于WindowsNT/2000/XP,还需要安装下载电缆的驱动程序。

>> 软件安装和license的获取请点击此处>> 安装下载电缆的驱动程序请点击此处硬件准备PC机一台，JX002B型实验板，电源，下载电缆软硬件均准备好以后，就可以开始我们的设计了。

在三种输入方式中，你也可以先只看一种，比如原理图方式或者VHDL方式，然后可以直接看2－4章的内容10分钟学会PLD设计1 设计输入1.1 采用原理图设计三人表决器我们根据三人表决器的直值表，可以通过卡诺图化简可以得到：L2=SW1SW2+SW1SW3+SW2SW3L1=_L2那么我们可以在MAX+plusII中用原理图实现上面的三人表决器下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：（1）打开MAX+plusII（2）新建一个图形文件：File菜单>new新建文件时选择Graphic Editor file点OK（3）输入设计文件我们现在在图形文件中输入电路，我们这个电路需要AND2、OR3、NOT三个逻辑门电路和输入输出端，你可以Symbol ->Enter Symbol（或者双击空白处）弹出窗口：在Symbol Name中输入and2，点OK同样可以加入or3、input、output、not对input、output，鼠标左键双击PIN_NAME，那么PIN_NAME被选中，并且变黑，然后输入你要改的名字，如SW1把元件拖动到合适位置，将光标放到元件的引线出，可以发现光标变为十字星，此时摁住左键就可以进行连线。

最后的电路图如下图（4）保存文件：保存为majority_voter.gdf,Automatic Extension选.gdf把文件设为当前工程：FILE->PROJECT->SET PROJECT TO CURRENT FILEMAX+PLUS II的标题条将显示新的项目名字至此，程序输入就已经完成了（5）检查编译指定下载的芯片型号指定芯片的管脚（参见10分钟学会PLD设计2 －设计的编译）此时的图形为：下图为SW1放大的图，其中majority_voter@41中前部分为设计的文件名，后面41为EPM7128SLC84-15的41脚，也就是说电路图中SW1被指定到EPM7128SLC84-15的41脚（而实验板上41脚被连接到指拨开关SW1上了，这样电路图上SW1就和实验板上的硬件SW1实现了连接）。

1.2 采用VHDL设计三人表决器打开MAX+plusII,在开始菜单内选择MAX+PLUS II 项，开始运行MAX+PLUS II（如下图）你最好把图标放到桌面上，以后直接双击MAX+PLUS II图标就可以运行软件了在MAX+PLUSII上点右键，选择发送到->桌面快捷方式（如下图），那么你桌面上就看到MAX+PLUS II了。

3.2 新建VHDL文档（图形和verilog-HDL设计的过程见后面的部分）FILE->NEW或者点下图的新建图标：连后选择Text Editor File文件，点OK如下图3.3输入设计文件在文本窗口中输入以下VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;--********************************************* ENTITY majority_voter ISPORT(SW : IN std_logic_vector(3 DOWNTO 1);L : OUT std_logic_vector(2 DOWNTO 1));--L2 is a yellow LED AND L1 is a RED LED END majority_voter;--********************************************* ARCHITECTURE concurrent OF majority_voter ISBEGINWITH SW SELECTL <= "10" WHEN "011","10" WHEN "101","10" WHEN "110","10" WHEN "111","01" WHEN OTHERS;END concurrent;--*********************************************如下图3.4保存文件FILE->SAVE，或点工具栏上的存盘符号存盘符号把文件保存为majority_voter.vhd（路径中不要有中文字符，Automatic Extension选.vhd）把文件设为当前工程：FILE->PROJECT->SET PROJECT TO CURRENT FILEMAX+PLUS II的标题条将显示新的项目名字至此，程序输入就已经完成了1.3 采用VerilogHDL设计三人表决器下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：（1）打开MAX+plusII（2）新建新建一个verilog-HDL文件（Text Editor File类型）（3）输入设计文件其中SW12，SW13，SW23为中间变量module majority_voter(SW1,SW2,SW3,L1,L2);output L1,L2;input SW1,SW2,SW3;and(SW12,SW1,SW2);and(SW13,SW1,SW3);and(SW23,SW2,SW3);or(L2,SW12,SW13,SW23);//SW12、SW23、SW13是中间变量not(L1,L2);endmodule（4）保存文件保存为majority_voter.v，注意Automatic Extension选.v并把文件设为当前工程（同前）2 编译和布线我们先要指定所用芯片的型号，菜单：Assign->Device如下图将弹出一窗口（注意把show only fastest speed grades前的钩去掉,否则看不到EPM7128SLC84-15）在Debice Family 中选择MAX7000SDEVICE选择EPM7128SLC84-15再指定芯片的管脚（也就是把你设计的IO口如L1，L2指定到芯片对应的管脚上如10，9）Assign->Pin/Location/Chip（也可以在空白处点右键，选Assign->Pin/Location/Chip）将弹出下图窗口：在Node Name 中添入SW3Chip Resource 下的Pin中输入管脚41在Pin type中输入input点ADD连后同样指定以下管脚：在加完L2后点OK(编译后可以看到IO在芯片上的分布：MAX+plusII-> Froorplan Editor,具体见在编译后面的讲解)编译文件File->Project->save&Compile此时可能弹出下图WARNING窗口，提示“project has user pin or logic cell assignments, but never been compiled before. For best fitting results, let the compiler choose the first set of assignments instead”，这是因为在管脚指定之前没有compile，你只要再点save & compile就可以了MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后对设计进行布局布线，放到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件逻辑综合：就是把HDL语言或原理图翻译成最基本的与或非门的连接关系布局布线：把这种与或非门的连接关系用芯片的内部的可编程结构和连线来实现如果设计正确，将下图所示，点确认编译后可以看到IO在芯片上的分布：MAX+plusII-> Froorplan Editor将弹出一窗口如下图双击空白处，可以看到下图所示IO在芯片EPM7128SLC84上的布局创建一个设计的符号（此和本设计无关，仅供其他设计在高层调用）在 File菜单中选择 Create Default Symbol 项，即可创建一个设计的符号。

该符号可被高层设计调用。

此时会产生一个COMPILE窗口，直接点Start,完成后点确认3 波形仿真此过程主要是用软件来仿真你的设计，看看结果是否符合你的设计要求编译好以后，打开波形编辑器，MAX+PLUSII->Waveform Editor载入端口,Node->Enter Nodes from SNF将弹出下面窗口，你按下面步骤操作：点List,将出现端口列表，你默认是选择全部，你也可以通过左键和Ctrl组合来选择你想要的信号。

点=>将你的信号加入SNF文件中点OK为了方便观察，我们把信号展开如果需要再次合并可以按住SHIFT键，用鼠标左键选上要合并的信号，再点右键->Enter Group下面我们将对信号进行赋值，首先选中一个要赋值的信号区间，如SW3的10us到20us范围，按住鼠标左键，在SW3的10us到20us的范围只能够那拉出一个黑色区域,松开鼠标左键，再点左边工具栏上的“1”，使这个时间段，SW3就被赋值为高电平，如下图：（注意时间不要选择太小，比如就选10ns，这样结果可能不对，因为电路的延迟可能就达到10ns）你将其他信号按你希望的加上激励在上面过程中，你可能要遇到下面设置：Snap to Grid：鼠标按网格选取，用鼠标左键可以决定是否选取Show Grid：显示网格Gride Size：设置网格大小（这个非常有用，在你一些设计中经常要改变网格大小，便于你选择）End Time：设置仿真结束时间（这个在设计中也经常用到，否则默认的仿真时间只有1us）下面是加激励后的波形（end time =200us,gride size=10us）点FILE->PROJECT->save&simulate这时会弹出保存窗口，我们保存为majority_voter.scf点OK，将会防真，如果正确会弹出窗口（图）点确认，再点open SCF，将出现防真后的波形波形图显示的逻辑功能和设计目的完全一样，下面我们将把程序在线下载到芯片EPM7128SLC84-15中。