makefile的用法

makefile的用法
Makefile是一种用于自动化编译程序的工具，它可以根据源代码文件
的依赖关系，自动编译出最终的可执行文件。

Makefile的使用可以大
大提高程序的开发效率和可维护性，下面我们来详细了解一下Makefile的用法。

一、Makefile的基本语法
Makefile的基本语法由一系列规则组成，每个规则由以下几部分组成：
1. 目标(Target)：表示需要生成的文件名或者是一个伪目标，如clean。

2. 依赖(Prerequisites)：表示生成目标所依赖的文件或者是其他目标。

3. 命令(Command)：表示生成目标的具体命令。

例如，下面是一个简单的Makefile规则：
```
hello: main.o hello.o
gcc -o hello main.o hello.o
main.o: main.c
gcc -c main.c
hello.o: hello.c
gcc -c hello.c
```
这个Makefile规则表示需要生成一个名为hello的可执行文件，它依赖于main.o和hello.o两个目标文件。

生成hello文件的具体命令是gcc -o hello main.o hello.o。

同时，main.o和hello.o两个目标文件分别依赖于main.c和hello.c两个源代码文件，生成它们的具体命令是gcc -c main.c和gcc -c hello.c。

二、Makefile的常用命令
1. make：执行Makefile文件，生成目标文件。

2. make clean：删除所有生成的目标文件。

3. make install：将生成的目标文件安装到指定的目录中。

4. make uninstall：卸载已经安装的目标文件。

5. make help：显示Makefile文件中定义的所有规则。

三、Makefile的高级用法
1. 变量
Makefile中可以定义变量，用于存储一些常用的参数或者路径。

例如：
```
CC = gcc
CFLAGS = -Wall -O2
```
这里定义了两个变量CC和CFLAGS，分别表示编译器和编译选项。

在Makefile中可以使用$(CC)和$(CFLAGS)来引用这两个变量。

2. 自动化变量
Makefile中还有一些特殊的变量，称为自动化变量，它们表示当前规
则中的一些特殊信息。

例如：
```
hello: main.o hello.o
$(CC) -o $@ $^
main.o: main.c
$(CC) $(CFLAGS) -c $< -o $@
hello.o: hello.c
$(CC) $(CFLAGS) -c $< -o $@
```
这里使用了两个自动化变量$@和$^，分别表示当前规则的目标和依赖。

同时，还使用了一个自动化变量$<，表示当前规则的第一个依赖。

3. 模式规则
模式规则是一种特殊的规则，用于匹配一类文件。

例如：
```
%.o: %.c
$(CC) $(CFLAGS) -c $< -o $@
```
这个规则表示所有以.c结尾的文件都可以通过这个规则来生成对应
的.o文件。

其中，%表示任意字符。

四、Makefile的实例
下面是一个完整的Makefile实例，用于编译一个简单的C程序：
```
CC = gcc
CFLAGS = -Wall -O2
SRC = main.c hello.c
OBJ = $(SRC:.c=.o)
TARGET = hello
all: $(TARGET)
$(TARGET): $(OBJ)
$(CC) -o $@ $^
%.o: %.c
$(CC) $(CFLAGS) -c $< -o $@
clean:
rm -f $(OBJ) $(TARGET)
```
这个Makefile文件定义了三个变量：CC表示编译器，CFLAGS表示编译选项，SRC表示源代码文件。

同时，还定义了两个变量：OBJ表示目标文件，TARGET表示最终生成的可执行文件。

其中，all规则表示默认生成$(TARGET)文件，$(TARGET)规则表示生成$(TARGET)文件的具体命令，%.o规则表示生成目标文件的具体命令，clean规则表示删除所有生成的目标文件。

五、总结
Makefile是一种非常强大的自动化编译工具，它可以大大提高程序的开发效率和可维护性。

掌握Makefile的基本语法和常用命令，可以让我们更加高效地进行程序开发和维护。