第五章触发器
第五章触发器-资料.ppt
ห้องสมุดไป่ตู้ Q1
0Q
&
&
RS
Q
01
0
10
1
S0
1R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
7
Q 10
01 Q
&
&
RS 01 10 11
Q 0 1 不变
特性表（真值表）
R S Qn
00 0 0 01 01 0 01 1 10 0 10 1
11 0 11 1
Qn1
功能
不用 不允许
不用
0 Qn1 0
0
置0
1 Qn1 1
1
置1
0 Qn1 Qn
1
保持
的次 新态 的： 稳触 定发 状器 态接 。收
输 入 信 号 之 后 所 处
11
次态Qn+1的卡诺图
S Qn
CP
S
有效翻转 空翻
由于在CP=1期间，G3、G4门都是开着的，都能接收R、S信号， 所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能
路
组
Q
Q
Q
Q
成
和
&
逻
&
S
R
辑
符
S
R
S
R
号
(a) 逻辑图
(b) 逻辑符号
信号输入端，低电平有效。
5
工作原理
Q
Q
0
1
RS
第5章 触发器
46
47
集成电路JK触发器
边沿型集成JK触发器的常用型号有74LS73、74LS76等。
48
5.4 不同类型触发器的相互转换
主要内容
一种触发器转换为另一种触发器的方法 T和T＇触发器 D触发器转换为其它触发器 JK触发器转换为其它触发器
5
表5-1 或非门组成的基本RS触发器的真值表
R 0 0 1 1
S 0 1 0 1
Q 不变 1 0 0*
Q
不变 0 1 0*
触发器状态 保持 置1 置0 不定
6
对于左图，可作同样分 析。这种触发器是以低 电平作为输入有效信号 的，在逻辑符号的输入 端用小圆圈表示低电平 输入信号有效。
7
表5-2 与非门组成的RS触发器的真值表
14
1 1 1 1 1 1
0 0 1 1 1 1
1 1 0 0 1 1
0 1 0 1 0 1
0 0 1 1 1* 1*
根据上述真值表，故有钟控RS触发器的特性方程为：
Q
n 1
S RQ
n
RS 0
钟控RS触发器虽然没有实际的IC产品，但它是D触 发器、JK触发器的基础。
15
5.1.3 RS触发器的应用
30
（2）CP由1变为0，即下降沿到来 时，主触发器保持CP=1期间的最后 输出状态不变并作为从触发器的输 入；同时，从触发器开始工作：由 于主触发器的两个输出始终相反， 故从触发器的输出状态跟随主触发 器的最后输出状态（根据钟控RS触 发器的真值表得到）。故有：
Q Q RS 0
41
第五章 触发器
图5.5.2 带异步置位、复位端的CMOS边沿触发器
CMOS边沿触发器的特性表
CP
D
Q
n
Q n 1
0 0
0
0 0
1
0
1 1
1 1
1
(4-33)
二、维持阻塞触发器 1、阻塞RS触发器
S
①置1 维持 线
1
0
S’
& G5 0 1
③置0 阻塞线
&
G3 L1 L2
1 0 1
& G1
Q 0 1
§5.3 电平触发的触发器
一、电路结构及工作原理
（1）CP=0，状态不变。
（2）CP=1，工作，同SR锁存器一样约束条件为：SR=0。
电平触发RS触发器的特性表
*CP回到低电平后状态不定 在使用电平触发RS触发器的过程中，有时还需要CP信号到 来之前将触发器预先置成指定的状态，为此在实用的电平触发 RS触发器电路上往往还设置有专门异步置位输入端和异步复位 输入端，如下页图：1717
1
1 0
1 0
01 10
0 1 0 1
设触发器的初始状态Q=0。
CP=0：基本RS触发器的状态通过A，A’得以保持。
CP变为高电平以后：门 B，B’ 首先解除封锁，若此时输入 为J=1，K=0，则P=0，P’=1 ，…状 态无影响。 CP下降沿到达时：门 B，B’ 首先封锁，P，P’ 的电平不会立
第五章 触发器
§5.1 概述 §5.2 SR锁存器 §5.3 电平触发的触发器
§5.4 脉冲触发的触发器
§5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述方法
第5章-触发器
JK 00 01 10 11
Qn+1 Qn 0 1 Qn
CP
在CP上升沿时,接受J、K 信息,Q不变化
在CP下降沿时,根据接受 到旳J、K信息，Q变化
主从型J－K触发器工作波形图举例
J K Qn+1
CP
0 0 Qn
01 0
J
10 1
1 1 Qn
K
CP
接受JK 信号
Q Q状态 转变
0
置1 清0 翻转 翻转
2、触发器功能表
CP R S Q n+1 1 0 0 Qn 1 01 1
阐明 保持 置1
1 1 0 0 清0
&
&
1 1 1 不定 防止
R
R、S
控制端
CP
S
CP: 时钟脉冲
(Clock Pulse)
0 Qn 保持
3、逻辑符号
Q
Q
R
S
R CP S
4、特征方程
Qn+1=S+RQn SR=0（约束条件）
• 主从触发器旳特点 由两个触发器构成（主触发器和从触发器） 触发方式：主从触发方式（上升沿接受，下降沿触发）
5.4.1 主从RS触发器
1、构造：两个同步RS触发器构成，主从两触发器时钟脉冲反相 2、原理：CP：主触发器输入暂存，CP：从触发器封锁，保持原 状态；时钟后沿出现后从触发器接受主触发器信号而主触发器被 封锁。 3、优点：防止空翻现象 4、缺陷：CP高电平期间受R、S变化旳影响会造成误动作
指R、S从01或10变成11时,输出端状态不变
R-S触发器真值表
Q 1
&
01 RD
Q 1
第5章 触发器
山东大学(威海)机电与信息工程学院 邹晓玉 25
主从JK触发器特性表 CP J K Q Q* Q 0 1 0 0 1 1 1 0
功能 保持 保持 置0
× × × × 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1
根据特性表可写出Q*关于 J、K、Q的函数表达式， 并化简为最简形式，即特 性方程
山东大学(威海)机电与信息工程学院 邹晓玉 17
为适应单输入信号的需要，电平触发的SR触发器 可做成如下的电平触发的D触发器(D锁存器)：
电平触发D触发器的特性表
CP
0
D Q
× ×
Q*
Q
功 能
保持
1
1 1 1
0 0
0 1 1 0 1 1
0
0 1 1
置0
置1
CP高电平触发；CP=0时不动作； D=0时，触发器置0； D=1时，触发器置1。
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例：已知电平触发的SR触发器的输入信号波形，画出的输出 波形 。设触发器初始状态为0。 保持原态 使输出全为1 Reset Set
CP R
S Q
Q
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CP撤去后 状态不定
电平触发的触发器的空翻现象 电平触发的触发器在一个CP脉冲作用期间，出现两次或 两次以上翻转的现象称为空翻。 电平触发的SR触发器， CP=1期间，输入信号仍 直接控制触发器输出端 状态。 CP=1时，S、R状态多次 变化，触发器输出状态随 着变化，触发器的抗干扰 能力较差。
0
1
1
0
1
0
脉冲与数字电路第五章 触发器
D=J/Qn +/KQn
5、 边沿触发器（ET FF）（续7）
2〉JK触发器转换为D触发器 D触发器和JK触发器的输出与输入的关系可以用 下表表示（即激励表）：
根据上表可写出JK与D、Q的关系：J=D、K=/D。
5、 边沿触发器（ET FF）（续8） 1、按键去抖动（消颤）； 2、开机置位； 3、异步脉冲同步化；
4、主从触发器（MS FF）（续3）
3>带数据锁存的主从JK触发器：
4、主从触发器（MS FF）（续4）
时序图：
5、 边沿触发器（ET FF）
1、主从JK触发器去缺点： 在CP=1时，要求JK信号保持不变。存在的一次变 化问题，能接收干扰信号并记忆下来，造成误码。解决 办法是减小CP=1的时间，可能造成状态翻转不稳定。 2、边沿触发器优点： 利用时钟脉冲的有效边沿（上升沿或下降沿）将 输入的变化反映在输出端，而在CP=0及CP=1不接收信号 ，输出不会误动作。 3、常见的边沿触发器有： 维持阻塞型、传输迟延实现的边沿触发器、CMOS 的边沿触发器，随着CMOS器件的广泛使用，今后大部分 是采用CMOS边沿触发器。
5、 边沿触发器（ET FF）（续1）
4、边沿D触发器：
5、 边沿触发器（ET FF）（续2）
5、边沿JK触发器:
5、 边沿触发器（ET FF）（续3）
6、T触发器（T FF）：
*翻转触发器（1位二进制计数器）
5、 边沿触发器（ET FF）（续4）
7、多能触发器：
5、 边沿触发器（ET FF）（续5）
8、触发器逻辑功能转换 在集成触发器中，使用较广的主要是D触发器和JK 触发器，有时需要将一种类型的触发器转换为其它类型 的触发器。不同触发器的相互转换的模型可描述为：
第5章 触发器
RD
SD
D
CP
4、特性方程 、
Qn+1=D
17
5.3.3 同步JK触发器 同步JK JK触发器
2、逻辑符号 1、电路结构
Q Q
Q & RD & CP J
Q & SD &
J 0 0 1 1 J CP K
3、功能表
K 0 1 0 1 Qn+1 Qn 0 1 Qn 说明 保持 置0 置1 翻转
K
4、特性方程 Qn+1=JQn+KQn Qn
CP J K
Q
Q
5.5 边沿触发器
• 特点：次态仅取决于CP上升沿或者下降沿 特点：次态仅取决于 上升沿或者下降沿 到达前瞬间的输入状态。 到达前瞬间的输入状态。 • 优点：可靠性高，抗干扰能力强，无空翻 优点：可靠性高，抗干扰能力强， 维持阻塞触发器（上升沿触发） 维持阻塞触发器（上升沿触发） • 分类 负边沿触发器（下降沿触发） 负边沿触发器（下降沿触发）
主从JK JK触发器 5.4.2 主从JK触发器
1、结构：将主从RS触发器的 、S端分别与 、Q端相 、结构：将主从 触发器的 触发器的R、 端分别与 端分别与Q、 端相 再分别从G7、 引出 引出J、 输入端 输入端。 连，再分别从 、G8引出 、K输入端。 2、特性方程：Qn+1=JQn+KQn（与JK触发器相同） 、特性方程： 触发器相同） 触发器相同
R-S触发器真值表（特性表） 触发器真值表（特性表） 触发器真值表 RD Q 0 & 1 RD 1 0 Q 1 & 0 SD 0 1 1 0 SD 1 0 1 0 Q 0 1 Q 1(复位 复位) 复位 0(置位 置位)
第五章 触发器ppt课件
Q0 1
& G1
1Q 0 &
G2
0 /R 1
1 /S 1
结论：输入/R和/S为01时,输出为“0”状态。
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10
3、 输入R=1, S=0时 ①若原状态：Q=0 , /Q=1
次态输出：Q=1 , /Q=0
Q1 0
& G1
0Q 1 &
G2
1 /R 1
1 /S 0
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11
② 若原状态：Q=1 , /Q=0 次态输出：Q=1 , /Q=0
改变。
Q
G1 &
R1
Q
基
本RS&源自G2触 发S1 器
G3 &
& G4
R
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0
S
27
cp
真值表（CP=1时）
RS 00 01 10 11
Qn+1 功能说明
Qn
不变
1
置1
0
置0
d
不定
控制，使得多个触发器无法统一工作。
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24
§2 钟控RS触发器（同步RS触发器）
触发器只有在同步信号到达时才按输入信号 改变状态。该同步信号叫做时钟脉冲（或时钟 信号），简称时钟，用cp表示。
受时钟信号控制的触发器称为钟控触发器。
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25
一、电路结构
由G1、G2组成基本RS触发器,由G3、G4组成输 入控制电路。R为复位端，S为置位端。
Qn+1 = S + /R ·Qn /R + /S = 1 （约束条件）
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17
3、 RS触发器状态图
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第五章 触发器
1. 触发器是 。
2. 触发器有两个稳定的状态，可用来存储数码 和 （只要电源不断电）。
触发器按其逻辑功能可分为 触发器、 触发器、 触发器、 触发器等四种类型。
按触发方式可以分为： 、 、 。
3. 触发器有 个稳定状态，通常用 端的输出状态来表示触发器的状态。
4. 或非门构成的SR 锁存器的输入为 S =1、R =0，当输入S 变为0时，触发器的输出将会（ ）。
（A ）置位 （B ）复位 （C ）不变
5. 与非门构成的SR 锁存器的输入为0 0==R S 、，当两输入的0状态同时消失时，触发器的输出状态为（ ）
（A ）1 0==Q Q 、 （B ）0 1==Q Q 、 （C ）1 1==Q Q 、
（D ）状态不确定 6. 触发器引入时钟脉冲的目的是（ ）
（A ）改变输出状态
（B ）改变输出状态的时刻受时钟脉冲的控制
（C ）保持输出状态的稳定性
7. 与非门构成的SR 锁存器的约束条件是（ ）
（A ）0=+R S （B ）1=+R S （C ）0=⋅R S （D ）1=⋅R S
8. “空翻”是指（ ）
（A ）在时钟信号作用时，触发器的输出状态随输入信号的变化发生多次翻转
（B ）触发器的输出状态取决于输入信号
（C ）触发器的输出状态取决于时钟信号和输入信号
（D ）总是使输出改变状态
9. JK 触发器处于翻转时，输入信号的条件是（ ）
(A)J =0 , K =0 (B)J =0 , K =1 (C) J =1 , K =0 (D)J =1 , K =1
10. J =K =1时，JK 触发器的时钟输入频率为120Hz ，Q 输出为（ ）
（A）保持为高电平（B）保持为低电平
（C）频率为60Hz的方波（D）频率为240Hz的方波
*，则输入信号为（）
11. JK触发器在CP的作用下，要使Q
Q
（A）J=K=0 （B）J=1 , K=0 （C）J=K=Q （D）J=0 , K=1
12. 下列触发器中，没有约束条件的是（）
（A）SR锁存器（B）主从JK触发器（C）钟控RS触发器
13. 某JK触发器工作时，输出状态始终保持为1，则可能的原因有（）（A）无时钟脉冲输入（B）J=K=1 （C）J=K=0 （D）J=1 , K=0 14. 归纳基本RS触发器、同步触发器、主从触发器和边沿触发器触发翻转的特点。
15. 在下图所示的逻辑图中，试画出在CP脉冲作用下Q1和Q2端的波形图，如果时钟脉冲的频率是4000Hz，那么Q1和Q2波形的频率各为多少？设初始状态Q1=Q2=0。
16. 设下图中各触发器的初始状态皆为Q=0，试求出在CP信号连续作用下各触发器的次态方程。
17. 已有JK触发器，请外接必要的门电路，将它变换成D触发器、T触发器。
18. 已有D触发器，请外接必要的门电路，将它变换成JK触发器、T触发器。
19. 查找资料，说明JK触发器和D触发器的芯片引脚功能。
画出将D触发器转换成T触发器的连线图。
20. 已知主从结构JK触发器输入端J、K和CP的电压波形如图所示，试画出
、端对应的波形。
设触发器的初始状态为Q=0。
Q Q
21. 图示电路中，已知CP和输入信号T的电压波形，试画出触发器输出端Q的电压波
形，设触发器的起始状态为Q=0。
22. 已知上升沿触发的D触发器输入端的波形如图所示，画出输出端Q的波形。
若为下降
沿触发，画出输出端Q的波形。
设初始状态为Q=0。
23. 已知D触发器各输入端的波形如图所示，试画出Q端的波形。
24. 如图所示为边沿D触发器构成的电路图，设触发器的初始状态Q1Q0=00，确定Q0 及
Q1在时钟脉冲作用下的波形。