第6章 Verilog HDL设计进阶

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EDA技术及应用—Verilog HDL版第6章

第6章 Verilog HDL设计应用实例
3) 8位布斯乘法器布斯(booth)乘法算法，是先将被乘数的最低位加设一虚拟位，开始时虚拟位设为0，并存放于被乘数中。根据最低位与虚拟位构成的布斯编码的不同，分别执行如下四种运算： (1) 00：不执行运算，乘积缓存器直接右移1位。 (2) 01：将乘积加上被乘数后右移1位。 (3) 10：将乘积减去被乘数后右移1位。 (4) 11：不执行运算，乘积缓存器直接右移1位。
第6章 Verilog HDL设计应用实例
第6章 Verilog HDL设计应用实例
6.1 8位加法器的设计 6.2 8位乘法器的设计 6.3 8位除法器的设计 6.4 可调信号发生器的设计 6.5 PWM信号发生器的设计 6.6 数字频率计的设计 6.7 数字秒表的设计 6.8 交通灯信号控制器的设计 6.9 高速PID控制器的设计 6.10 FIR滤波器的设计 6.11 CORDIC算法的应用设计 6.12 闹钟系统的设计
pc1[k] = pp[k] & pc[k] | pp[k] & ps[k+1] | pc[k] & ps[k+1];//
end ps1[width-1] = pp[width-1];
//将pp乘积指定给ps1
第6章 Verilog HDL设计应用实例
pc1[width-1] = 0; //设定每列的最后一个进位都为0
//a为被乘数，b为乘数 //16位乘积
第6章 Verilog HDL设计应用实例
begin ra = a; rb = b; if (a==0 || b==0)
//当a=0或b=0时，rp=0
rp = 16'b0;
else if (a==1)

第6章 Verilog HDL设计实例与设计进阶

学习内容
– 使用HDL设计加法器、译码电路、比较器、 – 多路选择器
– 了解逐位进位和并行进位的不同点 – 进行组合电路的仿真
第6章 Verilog HDL设计实例与设计进阶设计实例与设计进阶
组合逻辑电路：
任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前状态无关的逻辑电路。
1. 比较器（利用赋值语句设计组合逻辑） //比较器（利用赋值语句设计组合逻辑） module compare(equal,a,b); parameter size=2; output equal; input[size-1:0] a,b; assign equal=(a==b)?1:0; endmodule
第6章 Verilog HDL设计实例与设计进阶设计实例与设计进阶
3.指令译码电路（用电平敏感的always块来设计组合逻辑）
//指令译码电路（用电平敏感的always块来设计组合逻辑） //操作码的宏定义 `define plus `define minus `define band `define bor `define unegate output[7:0] out; input[2:0] opcode; input[7:0] a,b; reg[7:0] out; 3'd0 3'd1 3'd2 3'd3 3'd4
第6章 Verilog HDL设计实例与设计进阶设计实例与设计进阶 //Multiplex between Logic & Arithmetic Unit if(Sel[2]) ALU_NoShift = LogicUnit; else ALU_NoShift = ArithUnit; //Shift operations case(Sel[4:3]) 2'b00: Y= ALU_NoShift; 2'b01: Y= ALU_NoShift<<1; 2'b10: Y= ALU_NoShift>>1; 2'b11: Y= 8'b0; default:Y=8'bx; endcase end endmodule

Verilog HDL入门教程

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文档编号资源类别： HDL语言
版本 1.0
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内部公开
共41页
Verilog HDL入门教程
(仅供内部使用)
拟制：批准：批准：
中研基础中研基础
日期：日期：日期：
2004.8.3 yyyy/mm/dd
版权所有不得复制
Verilog HDL 入门教程
日期 2004.8.3
修订记录
2.4.1 历史 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 2.4.2 能力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 3 Verilog HDL 建模概述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 3.1 模块 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 3.1.1 简单事例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

浙大本科VerilogHDL(教学)

理解 • 开关级：有关物理形状和布局参数的模块，非
常难理解
11
抽象级别和综合与仿真的关系
行为仿真：行为的验证和验证模块分割的合理性前仿真：即 RTL级仿真，检查有关模块逻辑执行步
骤是否正确。逻辑综合：把RTL级模块转换成门级。后仿真：用门级模型做验证，检查门的互连逻辑其功
能是否正确。布局布线：在门级模型的基础上加上了布线延时布局布线后仿真：与真实的电路最接近的验证。
行为级：技术指标和算法的Verilog描述 RTL级：逻辑功能的Verilog描述门级：逻辑结构的Verilog描述开关级：具体的晶体管物理器件的描述
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Verilog HDL 的抽象级别
• 行为级：有关行为和技术指标模块，容易理解 • RTL级：有关逻辑执行步骤的模块，较难理解 • 门级：有关逻辑部件互相连接的模块，很难
第4页
为什么要用硬件描述语言来设计？
• 电路的逻辑功能容易理解； • 便于计算机对逻辑进行分析处理； • 把逻辑设计与具体电路的实现分成两个独立
的阶段来操作； • 逻辑设计与实现的工艺无关； • 逻辑设计的资源积累可以重复利用； • 可以由多人共同更好更快地设计非常复杂
的逻辑电路（几十万门以上的逻辑系统）。
module mux2_1 (A, B, select, OUT);
input A, B, select;
//输入、输出列表
output OUT; wire y1,y2,y3; not G1(y1,select); and G2(y2,A,y1);
//变量定义 //结构描述
中间变量
非门实例与门实例
第2页
二、Verilog HDL语言的主要特征

第六章VerilogHDL高级程序设计举例

input [3:0] mul_a,mul_b; // IO declaration output [7:0] mul_out;
wire [3:0] mul_out; //Wire declaration wire [3:0] stored0,stored1,stored2,stored3; wire [3:0] add01, add23;
块，而全加器是由基本的逻辑门构成，这些基本的逻辑门就是所说的
叶子模块。这个设计中运用叶子模块（基本逻辑门）搭建成子模块（
全加器），再用子模块搭建成所需要的电路（串行加法器）。
显然，Bottom-Up的设计方法没有明显的规律可循，主要依靠设计者的实践经验和熟练的设计技巧，用逐步试探的方法最后设计出一个完整的数字系统。系统的各项性能指标只有在系统构成后才能分析测试。此种设计方法常用于原理图的设计中，相比于其它方法此种方法对于实现各个子模块电路所需的时间较短。
mul_out<=add_tmp_1+add_tmp_2;
end
end
endmodule
Microelectronics School
23.04.2021
Xidian University
11
module mult_addtree_2_stag_tb; reg clk, clr; reg [3:0]mult_a, mult_b; wire [7:0]mult_out; mul_addtree_2_stage U1(.mul_a(mult_a),.mul_b(mult_b),
串行加法器:
A B 0
0
A B C_IN SUM
AB ∑
C_ OUT
C_IN S0
C_IN SUM

第六讲模块测试

加法器测试模块
`timescale 10ns/1ns
`include “myadder.v” module test; wire [8:0] sumout; reg [7:0] ain, bin; reg clock; initial begin clock = 0; ain = 0; bin=3; end always #5 clock = ~clock;
仿真和综合工具概述
• 常用的仿真工具： • 常用的综合工具：常用的综合工具：常用的仿真工具： - Verilog -XL - Synplify - NC -Verilog - Exemplar - ModelSim - Synopsys Express - VeriBest - Synopsys Designer - ViewLogic - . . . . . - . . . . .
Verilog HDL 语法和设计进阶设计进阶语法和设计进阶-仿真测试
武斌
综合与仿真的关系
行为仿真：行为仿真：行为的合理性和算法验证逻辑功能前仿真：RTL级仿真逻辑功能前仿真：RTL级仿真逻辑综合： RTL级模块转换成门级逻辑综合：把RTL级模块转换成门级综合后仿真：综合后仿真：用门级模型做验证布局布线：布局布线：在门级模型基础上加了布线延时布局布线后仿真：布局布线后仿真：与真实电路最接近的验证
Verilog模块的种类和用途 Verilog模块的种类和用途
• 行为模块：行为模块： Verilog HDL虚电路模块，在仿真时其功能与 HDL虚电路模块，虚电路模块实体逻辑电路完全一致，用于产生或接受测产生或接受实体逻辑电路完全一致，用于产生或接受测试信号和数据，验证设计电路设计电路各部分的功能试信号和数据，验证设计电路各部分的功能指标分配是否合理，但并没有生成实际电路指标分配是否合理，但并没有生成实际电路 • Verilog HDL测试模块：测试模块：测试模块 HDL描述的模块描述的模块，用Verilog HDL描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号，测试信号序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行往往不可综合成具体门级电路。不可综合成具体门级电路。

VerilogHDL入门教程

VerilogHDL入门教程第一部分：Verilog HDL概述（约200字）Verilog HDL是一种硬件描述语言，用于描述和建模数字电路和系统。

它是一种被广泛使用的硬件设计语言，特别适合用于逻辑设计和验证。

Verilog HDL提供了一种形式化的方式来表示数字电路和系统的行为和结构，使得工程师可以更轻松地进行硬件设计和验证。

第二部分：Verilog HDL基础（约400字）在Verilog HDL中，最基本的组成单元是模块。

模块是Verilog HDL中的一个独立的、可重用的单元，可以由其他模块实例化和连接。

每个模块由端口（输入和输出）和内部功能（如逻辑代码和信号声明）组成。

module and_gate(input a, input b, output y);assign y = a & b;endmodule这个模块表示一个与门，它有两个输入a和b，一个输出y。

使用assign语句，我们将输出y连接到输入a和b的逻辑与操作。

第三部分：Verilog HDL高级特性（约400字）除了基本的模块和连接之外，Verilog HDL还提供了一些高级特性，用于更复杂的电路建模和验证。

一种特殊的构造是always块。

always块用于描述模块内的行为，基于一个条件或时钟信号的变化。

例如，下面是一个使用always块的模块示例：module counter(input clk, input enable, output reg count);if (enable)count = count + 1;endendmodule这个模块表示一个简单的计数器，在时钟上升沿时根据enable信号增加计数器的值。

Verilog HDL还支持层次化的建模，允许将模块层次化地组织起来，以便更好地管理和复用代码。

层次化建模通过使用模块的层次命名和连接来实现。

例如，我们可以将上面的计数器模块实例化为另一个模块，如下所示：module top_module(input clk, input enable, output reg count);countercounter_inst(.clk(clk), .enable(enable), .count(count));endmodule这个模块实例化了上面定义的计数器模块，并将其内部信号和端口连接到外部接口。

eda技术实用教程-veriloghdl答案

eda技术实用教程-veriloghdl答案【篇一：eda技术与vhdl程序开发基础教程课后答案】eda的英文全称是electronic design automation2.eda系统设计自动化eda阶段三个发展阶段3. eda技术的应用可概括为4.目前比较流行的主流厂家的eda软件有、5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有7.逻辑综合后生成的网表文件为 edif8.布局布线主要完成9.10.常用的第三方eda工具软件有synplify/synplify pro、leonardo spectrum1.8.2选择1.eda技术发展历程的正确描述为（a）a cad-cae-edab eda-cad-caec eda-cae-cadd cae-cad-eda2.altera的第四代eda集成开发环境为（c）a modelsimb mux+plus iic quartus iid ise3.下列eda工具中，支持状态图输入方式的是（b）a quartus iib isec ispdesignexpertd syplify pro4.下列几种仿真中考虑了物理模型参数的仿真是（a）a 时序仿真b 功能仿真c 行为仿真d 逻辑仿真5.下列描述eda工程设计流程正确的是（c）a输入-综合-布线-下载-仿真b布线-仿真-下载-输入-综合c输入-综合-布线-仿真-下载d输入-仿真-综合-布线-下载6.下列编程语言中不属于硬件描述语言的是（d）a vhdlb verilogc abeld php1.8.3问答1.结合本章学习的知识，简述什么是eda技术？谈谈自己对eda技术的认识？答：eda（electronic design automation）工程是现代电子信息工程领域中一门发展迅速的新技术。

2.简要介绍eda技术的发展历程？答：现代eda技术是20世纪90年代初从计算机辅助设计、辅助制造和辅助测试等工程概念发展而来的。

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5
第6章 Verilog HDL设计进阶
6.1.3
进一步了解阻塞和非阻塞式赋值的内在规律
6
第6章 Verilog HDL设计进阶
所有的阻塞与非阻塞赋值语句都必须在一个延时中完成。
阻塞赋值在延时前就已经按照顺序方式完成所有的赋值更新。但是所有的非阻塞赋值这时刚进入并完成赋值的第一阶段，且必须在延时后同时完成赋值。可以换个角度来考虑。当过程一启动，到执行完过程中所有类型的
例6-2中，对Q1的多次赋值是允许的，最终Q1获得表达式
C∧A的值。
4
第6章 Verilog HDL设计进阶
说明：
假设A与B在同一时刻从0变化到1。例6-3与例6-4都讲启动过程。例6-3中最终Q的值是1
例6-4中，3条语句是同时赋值的，因此Q得到的值是M1与M2在A、 B变动以前的值0。
带进位位的循环
不带进位位的循环：循环左移、循环右移
带进位位的循环：带进位位的循环左移、
带进位位的循环右移
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第6章 Verilog HDL设计进阶
2、普通移位指令特点：逻辑左移、算术左移
0 C OPRD
逻辑右移：
0 OPRD C
算术右移：
OPRD C
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第6章 Verilog HDL设计进阶
always
#10 clock=~clock; //产生周期为20的脉冲
initial #1000 $finish;
endmodule
第6章 Verilog HDL设计进阶
6.3
移位寄存器之Verilog HDL设计
1、移位指令分类
普通移位指令：逻辑左移、逻辑右移
算术左移、算术右移
循环移位：不带进位位的循环
（3）完成赋值，即实现目标变量的更新。
对于阻塞赋值，这三条是并成一步完成的，即一旦执行，目标变量立即更新。在同一过程结构中，允许对同一变量多次赋值。
类似于软件语言里面的顺序赋值特点。
1
第6章 Verilog HDL设计进阶
6.1.2
格式：
过程中的非阻塞式赋值
目标变量名 <= 驱动表达式; 在一个串行块中，一条非阻塞型赋值语句的执行，并不影响块中其它语句的执行。非阻塞赋值的步骤： ①首先计算出“驱动表达式”的值。（立即完成的，不耗时的）。 ②进入步骤（2）的赋值阶段：等待其它所有的非阻塞语句。程序要执行到结尾才开始进入步骤（3）。 ③目标变量的更新。所有语句同时被更新。
(* synthesis, probe_port，keep *) reg [7:0] REG8 ;
31
第6章 Verilog HDL设计进阶
6.3.2 移位模式可控的8位移位寄存器设计
32
(接下页)
第6章 Verilog HDL设计进阶
(接上页)
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第6章 Verilog HDL设计进阶
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第6章 Verilog HDL设计进阶
"initial"块和"always"块等过程块中。在同一过程结构中，允许对同一目标变量多次赋值。目标变量最终接受最接近过程结束的那个驱动源的数据。
阻塞与非阻塞都不允许在作为并行语句的连续赋值语句assign中 3 对同一变量赋值
第6章 Verilog HDL设计进阶
举例：
例6-1中，对Q1的多次赋值是错误的。因为3条assign语句是并行执行的，Q1的值无法确定。
第6章 Verilog HDL设计进阶
第六章 Verilog HDL 设计进阶
6.1
格式：
过程语句中的赋值语句
过程中的阻塞式赋值
6.1.1
目标变量名 = 驱动表达式; “阻塞”是在当前的赋值语句完成前，阻塞或停止其它语句的执行。
阻塞赋值的步骤：
（1）计算出“驱动表达式”的值。（2）向“目标变量”进行赋值操作。
6.3.4 使用循环语句设计乘法器
循环语句分类：
for语句
repeat语句 while语句 forever语句
35
第6章 Verilog HDL设计进阶
:
在测试模块中一般用于对时钟的描述，但更多的
是用于对硬件功能模块的行为描述。
功能模块的行为描述是由过程块构成的，但是每
个过程块是由过程语句所引导的，因而每个功能模块的行为至少存在一个always过程语句。
举例：
module clock_gen(output reg clock); initial clock =1'b0';
一个模块中可以包含多个initial与always 语句，代表多个过程块的存在，它们之间互相独立，并行运行。
12
1.initial语句
1. initial块从仿真0时刻开始执行，在整个仿真过程中只执行一次； 2. initial块内部的语句是顺序执行的； 3.如果一个模块里包含多个initial块，则这些initial块从仿真0时刻开始并发执行，且每个块的执行是各自独立的 4.作用：一般用于初始化、信号监视、生成仿真波形等目的。 5. initial是一条主要面向模拟仿真的过程语句，通常不被综合工具所接受。
移出去的位到哪里去了。此例中是一到移到QB里面去了。
空出来的位谁来补。此例中没有说，也就是保持。
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第6章 Verilog HDL设计进阶
(* synthesis, probe_port *) reg [7:0] REG8 ; 因为REG8是中间变量不是端口信号，因此没有仿真信号。为了也能看到REG8的变化过程。在其定义是前面加上 (* synthesis, probe_port *) 因为REG8信号有可能在综合是被优化掉。因此还需要加上keep 来“保持属性：
module stimulusinitial; reg x,y,a,b,m; 举例： initial begin m=1'b0; $display($time,"m=%b",m); end initial begin #5 a=1'b1; $display($time,"a=%b ",a); #25 b=1'b0; $display($time,"b=%b",b); end initial begin #10 x=1'b0; $display($time,"x=%b",x); #25 y=1'b1; $display($time,"y=%b",y); end initial #50 $finish; endmodul
3、不带进位位的循环移位特点：
循环左移：
循环右移：
C
OPRD
OPRD
C
4、带进位位的循环移位特点：带进位位的循环左移：带进位位的循环右移：
C
OPRD
OPRD
C
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第6章 Verilog HDL设计进阶
Verilog中的移位
<< 左移 A<<n >> 右移 A>>n
移位运算时，移出的空位用‘0’来填补左移是先补后移，右移是先移后补。 Verilog 2001增加了有符号数的左移<<<与右移>>>。有符号数的右移，空出的位用符号位填补。有符号数的左移与无符号数的左移规律一样的。举例: 4’b1001<<2=6’100100 4’b1001>>4 = 4’b0000 4’b1001<<1 = 5’b10010 1<<6 = 32’b1000000 4’b1001>>1= 4’b0100
#0 #5 # 10 # 30 # 35
m=0 a=1 x=0 b=0 y=1
2.always语句
1. always语句为一无限循环语句过程只有两种工作状态：执行状态、等待状态
2.过程中的顺序语句具有明显的顺序和并行双重性
在一个always中，10条语句与100条语句的执行时间是一样的。 3.过程语句本身是并行语句
不完整的条件语句会产生时序电路
完整的条件语句可能构成组合电路,也可能构成时序电路。
在例4-1中删除最后两条语句，会在输出口含反馈线路
第6章 Verilog HDL设计进阶
注意：如果case语句的条件语句中未能“历数”所有条件时，即时使用了default 语句也有可能在综合后的电路中依然出现锁存器。因为在default语句中未能将在case语句中出现过的所有赋值语句都在 default语句中指明其操作。举例： module case_test(x,y,m,p,q,j,A,B,C,D,S1,S0); input x,y,m,p,q,j, S1,S0; output A,B,C,D; reg A,B,C,D; always@(x,y,m,p,q,j,S1,S0) begin case ({S1,S0}) 2’B00:A<= x & y; 2’B01:B<=m; 2’B10:C<=p|q; 2’B11:D<=~j; Default:A=0; endcase end endmodule
同一模块中，不同的过程结构是并行运行的。即两个或者多个always语句
是并行的。 4.一个过程中只允许描述对应于一个时钟信号的同步时序逻辑一个过程中只描述针对同一时钟的同步时序逻辑。举例4-19，需要两个 always过程来描述两个时钟信号。不要在同一过程中混用阻塞与非阻塞赋值。 5. 注意不完整条件语句与时序电路的关系
2
第6章 Verilog HDL设计进阶
非阻塞赋值特点
在begin-eng串行块语句中，各条非阻塞过程赋值语句对应的“赋值表达式”同时开始计算。在过程块结束时，才将结果赋值给各个“被赋值变量”。可理解为先同时采样，最后一起赋值。非阻塞赋值不允许用于连续赋值。