EDA电子项目4路抢答器的原理图输入设计
4路抢答器适用于各类知识竞赛、文娱综艺节目，一 般有抢答、违例、抢答时限、答题时间倒计时/正 计时显示等功能。 本项目设计一个简易4路抢答器：设置4个按键作 为4路抢答开关，4个LED作为抢答指示，当按下抢 答开始键开始抢答。一旦某路抢答成功，蜂鸣器 发声，同时与抢答开关对应的LED被点亮指示抢答 的组别，输出被锁定，抢答开关按键无效直到再 次按下抢答开始键。
(5)完成器件编程
四、项目实施
2.硬件电路调试及排故
电路调试： 按下复位键，再按下第一个抢答键，是否听到蜂鸣器发声，同 时第一个LED是否发光，此时再按抢答键是否起作用。再按下 复位键，蜂鸣器是否停止发声。以相同的方法调试其他抢答键。
故障分析及排除：
1．完成器件编程后，蜂鸣器常叫不止，直到抢答器按下。出 现这种情况，是由于4输入与非门调用成了4输入与门。 2．无论怎样按复位键和抢答键，抢答器始终无反应。出现这 种情况，应该考虑管脚没有分配好，或者分配了管脚，但是没 有重新编译。
(2) 建编辑原理图设计文件
新建原理图文件QDQ.BDF。
放置元件，调整元件位置。
四、项目实施——1. Quartus Ⅱ原理图设计
完成连线、并重新命名管脚
四、项目实施——1. Quartus Ⅱ原理图设计
(3) 项目编译
分析综合 点击Quartus Ⅱ软件工具条上的快捷按钮 进行分析综合。 引脚分配 完成抢答器的分析综合过程，得到工程的数据库文件以后， 需要给抢答器的输入输出引脚进行引脚分配。 全编译 选择Processing→Start Compilation启动全编译过程。 ，对抢答器工程
教师评价+互评
教师评价+互评
3．操作实施 （30%）
教师评价+自评
4．项目总结报 告（10%）
教师评价
5．职业素养 （25%）
教师评价+自评+ 互评
没出现违纪违规现象 ，没有厌学现象，能 按照规定完成所分配 的项目。表达基本清 楚、准确。
五、项目评价与总结提高
2.项目总结
抢答器属于时序逻辑电路，在进行原理图设计时，可以通过 调用74系列的集成元件来来进行设计。 Quartus II自带的原理图库中包含了所有74系列的集成元件。 设计复杂组合逻辑或时序逻辑电路时，灵活选用这些元件可 使设计事半功倍。
三
1. 2. 职业素养 3. 4.
三、项目分析
1.系统功能分析
抢答器具有锁存功能，属于时序电路范畴。
4路抢答器需要4个按键作为抢答开关，并且抢
答之后需要锁定按键，即一旦抢答成功，抢答 无效，直至复位。 该设计可以利用4路集成D触发器（如74LS175） 来完成4路锁存功能。
三、项目分析
2.硬件电路设计
4路抢答器完全由CPLD内部电路实现 四位输入可连接到四位按键开关、四位输出连接到LED上。
硬件电路：
三、项目分析 3.软件设计思路
列出列出真值表，化简得到最简逻辑表达式，按时 序逻辑电路的设计方法，设计出抢答器的逻辑电路。
逻辑电路图：
四、项目实施
硬件平台准备
微机一台（Windows XP系统、安装好 Quartus Ⅱ5.0等相关软件）
五、项目评价与总结提高 1.项目评价标准
考核点及占项目 分值比 1．根据项目要 求完成资讯并制 订行动方案 （15%） 2．详细设计 （20%） 建议考核方式 评价标准 优 能根据项目要求很好地完成资 讯及学习，能制订合理的行动 计划，计划详细。 抢答器软硬件设计正确，项目 方案可实施。 能正确使用Quartus II软件综 合、编译、仿真并下载程序到 学习板，能正确调试电路，达 到项目要求。 格式符合标准、内容完整、有 详细过程记录和分析，并能提 出一些新的建议。 安全、文明工作，具有良好的 职业操守，学习积极性高，遵 守纪律，虚心好学，具有良好 的团队合作精神，热心帮助同 学，能用专业语言准确、流利 地进行交流 良 能根据项目要求完成资 讯及学习，能制订合理 的行动计划。 抢答器软硬件设计基本 正确，项目方案需要调 整。 能正确使用QuartusII 软件综合、编译、仿真 并下载程序到学习板， 能正确调试电路，基本 完成项目要求。 格式符合标准、内容完 整、有一定过程记录和 分析。 安全文明工作，职业操 守较好，学习积极性较 高，具有良好的团队合 作精神，热心帮助同学 ，能用专业语言准确地 进行交流。 及格 能根据项目要求完成 资讯及学习，能制订 合理的行动计划 抢答器软硬件设计思 路基本正确，但有一 定缺陷。 能正确使用 QuartusII软件综合 、编译、仿真并下载 程序到学习板，会调 试电路。 格式符合标准、内容 较完整。
3.拓展与提高
采用原理图输入方式，利用2个74138实现4－16线译码器。 采用原理图输入方式，将4路抢答器扩展成8路抢答器。 采用原理图输入方式，采用74系列集成元件设计8路流水灯。
四、项目实施——1. Quartus Ⅱ原理图设计
(4) 仿真验证
创建一个仿真波形文件
四、项目实施——1. Quartus Ⅱ原理图设计
编辑输入信号，添加时钟波形
四、项目实施——1. Quartus Ⅱ原理图设计
执行仿真，观察波形仿真结果
四、项目实施——1. Quartus Ⅱ原理图设计
EDA学习开发板一块
USB电源线一条
ISP下载线一条。
四、项目实施——1. Quartus Ⅱ原理图设计
(1) 创建工程
在D:\altera\Quartus50\example\QDQ下建立项目QDQ
选择EPM240T100C5作为目标器件
四、项目实施——1. Quartus Ⅱ原理图设计
一、项目描述 2. 项目目标
序号 一 类别 知识 目 标 1. 掌握抢答器原理 2. 掌握时序逻辑电路的EDA设计方法 3. 掌握常用74系列模块的调用
二
技能
1. 2. 3. 4.
熟练掌握Quartus II软件的原理图输入设计方法 熟练选用74系列集成电路设计时序逻辑电路 能使用Quartus II软件的对设计电路进行时序仿真 会调试学习开发板 学生的沟通能力及团队协作精神 良好的职业道德 质量、成本、安全、环保意识 设计的规范性
4路智力抢答器及原理电路图
1．设计目的当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，而在竞赛中往往分为几组参加，这时针对主持人提出的问题，如果要是让抢答者用举手等方法，这在某种程度上会因为主持人的主观误断造成比赛的不公平性。
比赛中为了准确、公正、直观地判断出第一抢答者，这就要有一种抢答设备作为裁判员，这就必然离不开抢答器。
在数字电路设计的过程中具体的目的如下：1）巩固和加深对电子电路基本知识的理解，提高综合运用本课程所学知识的能力。
2）培养根据设计需要选学参考书籍，查阅相关手册、图表和文献资料的自学能力，并掌握抢答器的基本原理，掌握4D锁存器、计数器、555定时器的工作原理和使用方法。
3）通过电路方案的分析、论证和比较，设计计算和选取元器件、电路组装、调试和检测等环节，初步掌握简单实用电路的分析方法和工程设计方法。
4）学会简单电路的实验调试和性能指标的测试方法，提高学生动手能力和进行数字电子电路实验的基本技能，学会使用Multisim仿真软件。
2．设计要求及方案论证2．1设计要求（1）四组参赛者在进行抢答时（用4组彩灯代表），当抢先者按下面前的按钮时，抢答器能准确地判断出抢先者，并以声、光为标志。
要求声响、光亮时间为9秒后自动熄灭。
（2）抢答器应具有互锁功能，某组抢答后能自动封锁其他各组进行抢答。
（3）抢答器应具有限时（抢答时间、回答问题时间）的功能。
限时档次分别为30秒、60秒、90秒；时间到时应发出声响。
同时，时间数据要用数码管显示出来。
（4）抢答者犯规或违章时，应自动发出警告信号，以提示灯光闪为标志。
（5）系统应具有一个总复位开关。
2．2方案论证方案一，用优先编码器74LS148和74LS279锁存器实现抢答和锁存功能，用加法器74LS160实现计数功能，但此方案电路繁琐复杂，不做选用。
方案二，用4D触发器74LS175实现抢答并锁存功能，用计数器74LS192实现定时功能，此方案电路相对简单，并且74LS192可以实现减数倒计时功能，所以选用方案二。
四路抢答器电路组成及工作原理(含电路图)
电路组成及工作原理四路竞赛抢答器总电路原理图如图1所示。
图1 四路竞赛抢答器原理图1．抢答器电路原理：如图2，IO1，IO2，IO3，IO4分别为抢答器按钮的输入端，开始抢答，假设IO1抢答成功，通过四D触发器输出Q1=1，Q1’=0，而Q 2’=Q3’=Q4’=1,通过四输入与非门后，输出高电平，再经过反相器输出低电平，再经过两输入与非门，输出低电平，此时四D触发器处于保持状态，并且其他按钮的输入不起作用，IO1的抢答信号被锁存。
此时LED1发光并且蜂鸣器发出响声。
其他抢答按钮同理。
图2 抢答器部分电路图2.计时电路原理：计时电路为两片74LS160用置数法构成的31进制计数器，因为可以为了让答题者直观的看到30S这个时间点，所以设置了31进制的计数器。
两片的四个输入端均接低电平，两片的输出端分别接七段译码管直接显示数字，高位的74LS160芯片的Q1Q2接到一个二输入的与非门（U8A）输出到计数器的LD端、三输入与非门端、反相器端。
输出到LD端是为了构成31进制计数器，当高位变为3时，计数器置0。
输出到三输入与非门（U9A）和时钟脉冲、开关的电平信号一起输入到与非门中，这就是为什么能控制计时的开始与暂停了，当开关输入低电平时，无论是否有时钟信号，时钟均不发生改变，此时时钟信号为无效信号；而当开关输入高电平时，U8A输出也为高，因此，时钟信号为有效信号，因此，凭借这样的类似锁存的电路，就可以控制计时的开始与暂停。
而当时间到了30s时，U8A输出为低电平，时钟信号又成为无效信号，时间被停止在30s，此时将U8A信号通过一个反相器输出到蜂鸣器，蜂鸣器发出响声。
图3 计时器电路3.555函数发生器：输出高电平时间：T1=(R1+R2)Cln2 输出低电平时间：T2=R2Cln2 振荡周期：T=(R1+2R2)Cln2图4 555函数发生器。
EDA技术大作业(一)——4路抢答器的设计
EDA技术大作业（一）4路抢答器的设计1.设计要求利用基本逻辑门电路、组合逻辑电路和触发器，设计一个四人抢答器。
要求：1）四个参加者编号为A、B、C和D，对应组号为1~4，每个参加者控制一个按键，用其发出抢答信号。
2）主持人有一个控制按键，用于将系统清零，即数码显示管灯灭，并控制抢答开始。
3）参加者按抢答按钮，蜂鸣器响铃，对应的指示灯亮，同时数码管上显示最先抢答者的组号。
4）电路具有互锁功能，有人优先抢答后系统能自动关闭其他路的输入信号。
2.设计报告要求1）给出设计方案，画出设计电路框图，并对各个功能模块进行简单的描述。
2）在multiSIM 2001下绘制仿真电路图，并进行仿真验证。
提示：采用CMOS器件设计抢答器（也可以采用74LSXXX系列芯片）数码显示抢答器采用CMOS电路制作，由触发器、编译码电路、数码管、LED指示灯和蜂鸣器等组成，数码管用于显示抢答者的组号，电路框图如下图所示。
（1）数码显示抢答器框图（2）参考电路（仅供参考，请自己设计）这里采用CMOS器件4511、4013、4069、4072设计4路抢答器，图中J1~J4为抢答按钮，J5为复位按钮，4013为D触发器，4069为反相器，4072为4输入或门，4511为4线-七段锁存/译码/驱动器。
（3）仿真分析依次按下A、B、C、D键观察数码管显示状态和蜂鸣器的输出状态。
按下复位键R，观察数码管显示状态和蜂鸣器的输出状态。
南京航空航天大学金城学院本科生实验报告课程名称：EDA技术设计题名：4路抢答器的设计学生姓名：XXX班级学号：XXXXX2010年X月X日一、实验题目和要求二、设计框图三、设计电路图要求对电路图进行简单的功能描述四、仿真结果和分析五、对本课程的几点建议附：个人联系方式手机：E-mail：。
四路抢答器EDA
DEA设计(二)——四路抢答器学院：自动化姓名：学号：指导老师：2015年9月28日目录1 实验任务及要求 (1)2 程序流程图 (2)3 电路原理图 (3)4 电路模块 (3)4.1 KEY模块 (4)4.2 KEEP模块 (4)4.3 TIME模块 (5)4.4 STATE模块 (6)4.5 BEEP模块 (7)5 下载程序 (8)5.1 分配引脚 (8)5.2 下载到实验箱 (8)6 实验心得 (9)1 实验任务及要求1.设计用于竞赛抢答的四人抢答器1）有多路抢答，抢答台数为4；2）抢答开始后20秒倒计时，20秒后无人抢答显示超时并报警；3）能显示抢答台号并显示犯规警报；2.系统复位后进入抢答状态，当有一路抢答键按下，该路抢答信号将其他各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示该路抢答台号。
3.用VHDL语言设计符合上述功能要求的四人抢答器，并用层次化设计方法设计该电路。
4.完成电路设计后，通过系统试验箱下载验证设计的正确性。
2 程序流程图图2.1 程序流程图3 电路原理图电路原理图如下：图3.1 电路原理图电路说明：1）抢答状态由一个数码管显示，“F”代表超时，“E”代表犯规，“0”代表正常。
2）倒计时由两个数码管显示，从“20”记到“00”。
3）还有一个数码管用来显示当前抢答号“1”，“2”，“3”，“4”。
4 电路模块本次实验中我主要负责抢答模块的编程，即key模块和keep模块，这两个模块的主要功能是记录无论是正常抢答还是提前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余的抢答信号封锁的功能。
4.1 KEY模块图4.1 Entity KEY模块功能：抢答队伍共分为四组1,2,3,4。
当主持人按下START键后，四组队伍才可以按抢答键抢答。
当有人按下抢答键且此时keep模块的反馈信号为feedback为“1”时，将相应的输出置“1”，但在主持人未按下START键之前，所有的抢答键按下时，feedback信号为“0”，此时按键是无效的。
EDA课程设计—四人抢答器设计
EDA课程设计—四⼈抢答器设计摘要现代⽣活中，数字电路产品与我们接触的是越来越平凡了，包括计算机、电⼦表、智能仪器表及其它很多领域中，它给我们带来的不仅是⼯作上的⽅便，⽽且也给我们的⽣活娱乐添滋加彩。
这次EDA课程设计中，我做的是四⼈抢答器，基于设计要求，本⽂主要是从锁存器及计数器功能和VHDL语⾔着⼿，但侧重点在⽤VHDL语⾔上。
⾸先简单介绍⼀下数字电路、EDA、VHDL等的有关知识，其次介绍了⼀下设计要求和我的设计构想，再运⽤VHDL语⾔特点，写出程序代码，最后是⼀些总结和抢答器部分实验电路图与倒计时设计的电路图和⽤MAX+PLUSII软件仿真的结果部分图附录等部分。
关键词：置位；复位；锁存；计数器；七段显⽰器；MAX+PLUSII；译码器⽬录摘要： (1)引⾔: (2)⼀、设计任务及要求: (2)⼆、题⽬分析与整体构思: (2)三、VHDL程序设计: (3)四、⼼得体会及模型评价与推⼴: (5)附录: (6)参考⽂献: (10)引⾔数字电路主要是基于两个信号（我们可以简单的说是有电压和⽆电压），⽤数字信号完成对数字量进⾏算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。
EDA技术⼜称电⼦设计⾃动化，它是为解决⾃动控制系统设计⽽提出的，从70年代经历了计算机辅助设计（CAD），计算机辅助⼯程（CAE），电⼦系统设计⾃动化（ESDA）3个阶段。
前两个阶段的EDA产品都只是个别或部分的解决了电⼦产品设计中的⼯程问题；第三代EDA⼯具根据⼯程设计中的瓶颈和⽭盾对设计数据库实现了统⼀管理，并提出了并⾏设计环境概念，提供了独⽴于⼯艺和⼚家的系统级的设计⼯具。
VHDL（VERY HIGH SPEED INTEGRA TED CIRCUIT HARDW ARE DESCRIPTION LANGUAGE）语⾔最早是有美国国防部提出的，它⽀持⾏为领域和结构领域的硬件描述，并且可以从最抽象的系统级⼀直到最精确的逻辑级，在描述数字系统时，可以使⽤前后⼀致的语义和语法跨越多个层次，并且使⽤跨越多个级别的混合描述模拟该系统。
四路抢答器EDA课程设计
EDA课程设计报告——四路抢答器一方案设计将该任务分成七个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块，最后是顶层文件。
1.抢答器鉴别模块：在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。
其中有四个抢答信号s0、s1、s2、s3；抢答使能信号s；抢答状态显示信号states；抢答与警报时钟信号clk2；系统复位信号rst；警报信号tmp。
2.抢答器计时模块：在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行30秒的倒计时，并且在30秒倒计时后无人抢答显示超时并报警。
其中有抢答时钟信号clk2；系统复位信号rst；抢答使能信号s；抢答状态显示信号states；无人抢答警报信号warn；计时中止信号stop；计时十位和个位信号tb，ta。
3.数据选择模块：在这个模块中主要实现抢答过程中的数据输入功能，输入信号a[3..0]、b[3..0]、c[3..0]；计数输出信号s；数据输出信号y；计数脉冲clk2，实现a、b、c按脉冲轮流选通，在数码管上显示。
4.报警模块：在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内人抢答或是计数到时蜂鸣器开始报警，有效电平输入信号i；状态输出信号q；计数脉冲clk2。
5.译码模块：在这个模块中主要实现抢答过程中将BCD码转换成7段的功能。
6.分频模块：在这个模块中主要实现抢答过程中实现输出双脉冲的功能。
7.顶层文件：在这个模块中是对前七个模块的综合编写的顶层文件。
二单元电路设计（一）抢答模块1.VHDL源程序LIBRARY IEEE;--抢答鉴别模块USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY qdjb ISPORT(rst,clk2:IN STD_LOGIC;s0,s1,s2,s3:IN STD_LOGIC;states:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);tmp:OUT STD_LOGIC);END qdjb;ARCHITECTURE ONE OF qdjb ISSIGNAL ST:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP1:PROCESS(S0,RST,S1,S2,S3,CLK2)BEGINIF RST='0' THENTMP<='0';ST<="0000";ELSIF CLK2'EVENT AND CLK2='1' THENIF (S0='1' OR ST(0)='1')AND NOT( ST(1)='1' OR ST(2)='1' OR ST(3)='1' ) THEN ST(0)<='1';END IF ;IF (S1='1' OR ST(1)='1')AND NOT( ST(0)='1' OR ST(2)='1' OR ST(3)='1' ) THEN ST(1)<='1';END IF ;IF (S2='1' OR ST(2)='1')AND NOT( ST(0)='1' OR ST(1)='1' OR ST(3)='1' ) THEN ST(2)<='1';END IF ;IF (S3='1' OR ST(3)='1')AND NOT( ST(0)='1' OR ST(1)='1' OR ST(2)='1' ) THEN ST(3)<='1';END IF ;TMP<=S0 OR S1 OR S2 OR S3;END IF ;END PROCESS P1;P2:PROCESS(STATES(0),STATES(1),STATES(2),STATES(3))BEGINIF (ST="0000") THEN STATES<="0000";ELSIF (ST<="0001") THEN STATES<="0001";ELSIF (ST<="0010") THEN STATES<="0010";ELSIF (ST<="0100") THEN STATES<="0011";ELSIF (ST<="1000") THEN STATES<="0100";END IF;END PROCESS P2;END ONE;2.仿真图：3.抢答鉴别模块符号图在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。
四路抢答器电路组成及工作原理(含电路图)
电路组成及工作原理四路竞赛抢答器总电路原理图如图1所示。
图1 四路竞赛抢答器原理图1．抢答器电路原理：如图2，IO1，IO2，IO3，IO4分别为抢答器按钮的输入端，开始抢答，假设IO1抢答成功，通过四D触发器输出Q1=1，Q1’=0，而Q 2’=Q3’=Q4’=1,通过四输入与非门后，输出高电平，再经过反相器输出低电平，再经过两输入与非门，输出低电平，此时四D触发器处于保持状态，并且其他按钮的输入不起作用，IO1的抢答信号被锁存。
此时LED1发光并且蜂鸣器发出响声。
其他抢答按钮同理。
图2 抢答器部分电路图2.计时电路原理：计时电路为两片74LS160用置数法构成的31进制计数器，因为可以为了让答题者直观的看到30S这个时间点，所以设置了31进制的计数器。
两片的四个输入端均接低电平，两片的输出端分别接七段译码管直接显示数字，高位的74LS160芯片的Q1Q2接到一个二输入的与非门（U8A）输出到计数器的LD端、三输入与非门端、反相器端。
输出到LD端是为了构成31进制计数器，当高位变为3时，计数器置0。
输出到三输入与非门（U9A）和时钟脉冲、开关的电平信号一起输入到与非门中，这就是为什么能控制计时的开始与暂停了，当开关输入低电平时，无论是否有时钟信号，时钟均不发生改变，此时时钟信号为无效信号；而当开关输入高电平时，U8A输出也为高，因此，时钟信号为有效信号，因此，凭借这样的类似锁存的电路，就可以控制计时的开始与暂停。
而当时间到了30s时，U8A输出为低电平，时钟信号又成为无效信号，时间被停止在30s，此时将U8A信号通过一个反相器输出到蜂鸣器，蜂鸣器发出响声。
图3 计时器电路3.555函数发生器：输出高电平时间：T1=(R1+R2)Cln2输出低电平时间：T2=R2Cln2振荡周期：T=(R1+2R2)Cln2图4 555函数发生器。
EDA课程设计四路智能抢答器
一、课题简介在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等各种手段批示出第一抢答者。
同时，还可以设置计分、犯规及奖惩记录等各种功能。
本设计的具体要求是：设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
(2) 电路具有第一抢答信号的鉴别和锁存功能。
(3)系统具有计时功能(4)系统具有计分电路。
二、课题背景数字电路产品在生活中有着极其广泛的应用，包括计算机、数字通信、智能仪器仪表、自动控制及航天等领域中。
这些给人们生活，工作等方面带来了极大的方便。
数字电路设备实现简单，速度和可靠性好。
智力竞赛是一种能锻炼人的头脑开发人的IQ的一种大众化游戏，也起到娱乐的作用。
现在智力竞赛越来越被多数人喜爱和娱乐，而且国内外各地电视台、工厂、学校等单位也会常常举办类似的智力竞赛活动，然而智力竞赛抢答器是必要设备。
在有些地方举行的各种智力竞赛游戏中我们经常看到有抢答的环节，举办方大多数采用让选手通过举答题板的方法或者是举手的方式判断选手的答题权，这在某种程度上会因为主持人的主观误断造成比赛的不公平性。
所以，我们就需要一种具备自动锁存，置位，清零等功能智能抢答器来解决这些问题。
三、课题在国内外的研究现状抢答器一般分为电子抢答器和电脑抢答器。
电子抢答器的中心构造一般都是由抢答器由数字电子集成电路组成，其搭配的配件不同又分为，非语音非记分抢答器和语音记分抢答器。
非语音记分抢答器构造很简单，就是一个抢答器的主机和一个抢答按钮组成，在抢答过程中选手是没有记分的显示屏。
语音记分抢答器是由一个抢答器的主机、主机的显示屏以及选手的记分显示屏等构成，具有记分等功能。
电子抢答器多适用于学校和企事业单位举行的简单的抢答活动。
电脑抢答器又分为无线电脑抢答器和有线电脑抢答器。
无线电脑抢答器的构成是由：主机和抢答器专用的软件和无线按钮。
无线电脑抢答器利用电脑和投影仪，可以把抢答气氛活跃起来，一般多使用于电台等大型的活动。
EDA课程设计教程---四路抢答器
前言“数字逻辑”是我院计算机科学与技术专业及自动化专业最重要的专业基础课之一。
随着电子技术的高速发展，数字技术也可谓是一日千里。
尤其是九十年代迅速发展起来的在系统可编程技术ISP，更使数字系统的设计方法发生本质性、革命性变化。
为了适应数字技术的飞速发展，培养出在二十一世纪具有竞争力的计算机及自动化的高等人才，采用可编程技术及可编程器件进行数字电路及系统的设计势在必行。
为此，我院“数字逻辑”实验设备更新为具有当前国内先进水平的EDA实验开发系统。
EDA(Electronic Des ign Automation)即指电子设计自动化。
EDA实验开发系统是一种多功能、高配置、高品质的EDA教学与开发设备。
该系统由于采用可编程CPLD器件及独特的设计技术，从而使学生的实验从传统的硬件连接方式进入到软件设计、仿真调试系统的实验方式，并使传统的硬件设计方式用EDA技术实现。
这与用连线搭接电路的实验方式相比，不仅故障率大大降低，而且节省了时间、提高了实验效率。
同时，也使学生获得的知识紧跟国际数字技术的先进水平。
EDA实验教程是为适应数字逻辑课程的教学改革而编写的。
考虑到现代教育不仅使学生通过实验能够掌握所学理论知识，而且有利于激发和培养学生的创新意识和创造能力，该教程结合实验室已更新的EDA实验开发系统，为学生提供了一些以设计性和综合性实验为主的、具有任意可选性的基础实验课题；同时也为数字逻辑课程设计提供了一些即具有实用价值、趣味性又较强的数字系统设计项目。
该教程适用于“数字逻辑”课程教学实验和课程设计。
因时间短促，还存在很多不足及错误，敬请各位老师及同学指正。
“数字逻辑”课程组2008年10月目录前言第一章MAX+PLUSⅡ基本操作 (3)1.1 设计环境与设计方法 (3)1.1.1 系统配置与安装 (3)1.1.2 MAX+PLUSⅡ操作环境 (5)1.1.3 MAX+PLUSⅡ的设计方法 (6)1.2 设计输入 (8)1.2.1 建立图形设计文件 (8)1.2.2建立文本设计文件（VHDL） (14)1.2.3 VHDL语言和原理图混合输入方式 (16)1.3 设计项目的编译 (16)1.4 设计校验 (23)1.4.1 仿真 (23)1.4.2 定时分析 (26)1.5 器件编程 (28)第二章数字逻辑基础实验 (30)2.1 交通控制灯监视电路 (30)2.2 五人表决器 (30)2.3 逻辑运算电路 (31)2.4 3：8线译码器 (31)2.5 逻辑函数发生器 (32)2.6 4位二进制数∕BCD码变换器 (32)2.7 格雷码变换器 (33)2.8 BCD码加法器 (33)2.9 四位并行乘法器 (33)2.10 BCD∕七段数字显示译码器 (34)2.11 基本触发器 (35)2.12 同步十进制计数器 (35)2.13 动态扫描数码显示器 (36)2.14 双向移位寄存器 (37)2.15 环形计数器与扭环计数器 (37)2.16 二十四进制计数器 (38)第三章数字系统综合设计 (40)3.1 多功能数字电子钟 (40)3.2 数字密码锁电路 (42)3.3 8位数字频率计 (42)3.4 等精度数字频率计 (44)3.5 快速加法器 (46)3.6 移位乘法器 (46)3.7 篮球30秒定时控制电路 (48)3.8 交通灯控制电路 (48)3.9 序列检测器 (49)3.10 出租车计费器 (50)3.11 智力竞赛抢答器 (51)3.12 模拟乒乓球游戏机 (52)附表SE-5M（EPF10K10）引脚对应表 (54)第一章MAX+PLUSⅡ基本操作本章介绍Altera公司的CPLD的开发工具软件MAX+PLUSⅡ。
EDA课程设计--VHDL四路智力抢答器
VHDL四路智力抢答器EDA课程设计一、任务与目的1.1熟练掌握EDA工具软件Quartus的使用1.2熟悉使用VHDL硬件描述语言描述数字电路1.3学会使用VHDL进行大规模集成电路设计1.4学习使用CPLD/FPGA实验系统硬件验证电路设计的正确性1.5初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力二、设计题目与要求2.1设计题目四路智力竞赛抢答器2.2设计要求1.按所布置的题目要求，每一位学生独立完成全过程2.分模块层次化的设计；3.各功能模块的底层文件必须用VHDL语言设计，顶层文件可以用VHDL语言设计，也可以用原理图设计。
2.3设计内容设计一个可容纳四组参赛者同时抢答的数字抢答器。
主持人可控制系统发的清零和抢答的开始，控制电路可实现最快抢答选手按键抢答的判别和锁定功能，并禁止后续其他选手抢答。
抢答选手确定后给出选手编号的显示，抢答选手的编号显示保持到系统被清零为止，若提前抢答则对相应的抢答组发出警告。
*扩展内容：增加答题限时的功能，在确定了抢答成功有效后，有主持人按下答题限时功能键，开始9s的倒计时。
在计时结束后，超时提示LED闪烁。
在主持人按下clear开关时限时复位。
三、功能分析四路智力竞赛抢答器按功能设计分为三个模块1.抢答锁存模块，在主持人发出抢答指令后（start=’1’），若有参赛者按下抢答按钮，则显示器显示抢答组别，同时电路处于自锁状态，使其它组的抢答器不起作用。
主持人可以用清零按钮进行清零（clr=’0’）.若抢答指令未发出（start=’0’），而有参赛者按下抢答按钮，则发出警告信号（alm=1）.2.显示功能模块，在参赛者抢答信号（组别）发出后，对参赛者信号进行译码，然后用7段数码管显示出来。
3.计时模块，在确定了抢答成功有效后，有主持人按下答题限时功能键，开始9s的倒计时。
在计时结束后，超时提示LED亮。
在主持人按下clear开关时限时复位。
（扩展模块）四、设计思路分析，设计方案合理性分析与选择。