四位全加器的VHDL与VerilogHDL实现
四位全加器实验Verilog
实验四四位全加器一、实验目的l. 用组合电路设计4位全加器。
2.了解Verilog HDL语言的行为描述的优点。
2、实验原理4位全加器工作原理1）全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表中所列。
2）1位全加器一位全加器(FA)的逻辑表达式为：S=A⊕B⊕Cin；Co=AB+BCin+ACin其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；这两幅图略微有差别，但最后的结果是一样的。
3）4位全加器4位全加器可看作4个1位全加器串行构成, 具体连接方法如下图所示：采用Verilog HDL语言设计该4位全加器，通过主模块调用子模块（1位全加器）的方法来实现。
3、实验步骤四、实验连线K1-K4:14-11K5-K8:18-15L5-L8:7-10VIJN:83L4:64KHZ:805、心得体会首先，实现这一段全加器代码并不难，但是由于困惑给的三个时钟输入，没有太懂意思，所以只写了全加器控制LED灯的代码；后来问清楚后，运行全加器代码，有错误，原来是建文件时用的是verilog hdl，我建的是其他类型的；后来还有错，原来是把冒号打成分号；编译成功后，LED不亮，后来发现是硬件老化，换了箱子。
这一部分做好后，我准备把控制声音的加上去，本来准备再加一个模块，可是不能有两个顶层块，就对主模块做了补充，用case命令调用不同的状态，因为时间紧迫，所以代码写得比较简单，没有用经典的分频代码。
这里附一小段，是我在研究分频控制时看懂的网上的经典分频代码，适合乐曲自动播放等高级的实现，仅供分享assign preclk=(divider==16383)?1:0;//divider==16383，preclk=1always @(posedge clk) //基频上升沿触发beginif(preclk) //preclk=1divider=origin;elsedivider=divider+1;endalways @(posedge preclk) //调整占空比beginspeaker=~speaker; //2 分频产生方波信号end这部分实现了分频功能，其中origin+divider=16384=2^14，这个数根据自己的需要而定。
四位全加器实验报告
武汉轻工大学数学与计算机学院《计算机组成原理》实验报告题目：4位二进制计数器实验专业：软件工程班级：130X班学号：XXX姓名：XX指导老师：郭峰林2015年11月3日【实验环境】1. Win 72. QuartusII9.1计算机组成原理教学实验系统一台。
【实验目的】1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
【实验要求】本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
Verilog HDL《数字加法器》报告
实验三数字加法器的设计一、实验目的1. 掌握数字加法器的工作原理和逻辑功能。
2. 熟悉ISE集成开发环境。
3. 熟悉ISE中进行开发设计的流程。
二、实验环境1. 装有ModelSim和ISE的计算机。
2. Sword实验系统。
三、实验任务1. 用VerilogHDL语言设计实现4位串行数字加法器和4位并行加法器，在ModelSim上仿真实现。
2. 生成FPGA设计文件，下载到Sword实验系统上验证电路功能。
四、实验原理与实验步骤1. 实验原理数字加法器是一种较为常用的逻辑运算器件，被广泛用于计算机、通信和多媒体数字集成电路中。
广义的加法器包括加法器和减法器，在实际系统中加法器输入通常采用补码形式。
此次实验仅考虑加法运算，分别完成4位的串行进位加法器设计和4位的并行进位加法器设计。
(1) 1 bit全加器最简单的一位全加器的结构，设定两个二进制数字Ai ，Bi和一个进位输入C i 相加，产生一个和输出Si，以及一个进位输出Ci＋1。
Si＝ Ai⊕Bi⊕CiCi＋1＝ AiBi＋BiCi＋CiAi＝ AiBi＋﹙Ai⊕Bi﹚Ci(2) 4位串行进位加法器n位串行进位全加器原理示意图(3) 4位并行进位加法器超前进位加法器是一种高速加法器，每级进位由附加的组合电路产生，高位的运算不需等待低位运算完成，因此可以提高运算速度。
各级进位信号表达式的推导过程Ci＋1 ＝ AiBi＋(Ai⊕Bi)Ci设： Gi = AiBiPi= Ai⊕Bi则有： Si ＝ Pi⊕CiCi＋1＝ Gi＋PiCi4位并行进位的逻辑表达式为: CC 1＝ G＋PCC 2＝ G1＋P1C1= G1+ P1(G+PC)＝ G1+ GP1+PP1CC 3＝ G2＋P2C2= G2+ P2(G1+GP1+PP1C)＝ G2+ G1P2+GP1P2+PP1P2CC 4＝ G3＋P3C3=G3+ P3(G2+…+PP1P2C)＝ G3+G2P3+G1P2P3+GP1P2P3+PP1P2P3C2. 实验步骤（1）用连续赋值语句实现4位串行进位的全加器，并完成modelsim下的功能仿真。
verilog之四位全加器的编译及仿真（用开源免费的软件——iverilog+GTKWave）
verilog之四位全加器的编译及仿真（⽤开源免费的软件——iverilog+GTKWave）四位全加器的verilog的代码⽐⽐皆是，这⾥上⼀个⽐较简单的：/*4位全加器全加器需要有输⼊输出，需要有下级向上进位的输⼊，需要有向上⼀位进位的输出。
⼤家看⼀下，这个模块已经包含全部的输⼊输出信息。
⼤家都知道，N位加法器得出来的出来的和最多是N+1位因此可以清晰从下⾯代码中看到相关信息。
然后assign⽤的是阻塞赋值。
相加即满⾜相关的需求。
*/module adder4(cout,sum,ina,inb,cin);output[3:0] sum;output cout;input[3:0] ina,inb;input cin;assign {cout,sum}=ina+inb+cin;endmodule在写testbeach⽂件之前，先普及⼀点testbeach的知识：⼀般来讲，在数据类型声明时，和被测模块的输⼊端⼝相连的信号定义为reg类型，这样便于在initial语句和always语句块中对其进⾏赋值；和被测模块输出端⼝相连的信号定义为wire类型，便于进⾏检测。
Testbench模块最重要的的任务就是利⽤各种合法的语句，产⽣适当的时序和数据，以完成测试，并达到覆盖率要求。
那么testbeach⽂件如下：/*File Name : test_adder4.vDescription : The testbench of the adder_4.vWritten By : LiMingData : 2011/04/18 20:13modefied : 在仿真的时候，把延时从10ns改为5ns： cout显⽰为2位*///test_adder4 (top-level module)`timescale 1ns/1nsmodule test_adder4;//Declare variableswire[3:0] sum;wire cout;reg[3:0] ina,inb;reg cin;//Instantiate the module adder4adder4 adder4_1(cout,sum,ina,inb,cin);//Stimulate the inputs, Finish the stimulation at 90 time unitsinitialbegin#0 ina = 4'b0001; inb = 4'b1010; cin = 1'b0;#5 ina = 4'b0010; inb = 4'b1010; cin = 1'b1;#5 ina = 4'b0010; inb = 4'b1110; cin = 1'b0;#5 ina = 4'b0011; inb = 4'b1100; cin = 1'b1;#5 ina = 4'b0111; inb = 4'b1001; cin = 1'b0;#5 ina = 4'b0001; inb = 4'b1100; cin = 1'b1;#5 ina = 4'b0011; inb = 4'b1100; cin = 1'b0;#5 ina = 4'b0111; inb = 4'b1111; cin = 1'b1;#5 $finish;endinitial$monitor("At time %t, ina(%b) + inb(%b) + cin(%b) = sum(%b)(%2d),cout(%b)",$time, ina, inb, cin, sum, sum, cout);initialbegin$dumpfile("test.vcd");$dumpvars(0,test_adder4);endendmodule由于是在windows的cmd下进⾏命令⾏的运⾏，所以有时候每次输⼊⼀个命令显得很费时间，所以我这⾥⼜写了⼀个（批处理⽂件）bat⽂件：go.batECHO OFFECHO *********************************ECHO * Batch fileECHO *********************************ECHO *ECHO ONiverilog -o test adder4.v test_adder4.vvvp -n test -lxt2cp test.vcd test.lxtgtkwave test.lxt(说明⼀下，我在windows下安装了gnuwin的软件，即能在windows下⽤gnu的⼀些⼩的实⽤的⼯具！)哈哈，这⾥就可以⼀键运⾏了，上⾯的⼀些命令的解释可以到我的“wndows下如何⽤Iverilog+GTKWave进⾏verilog的编译和查看仿真波形”的博⽂⾥去看看吧。
vhdl编程实例
vhdl编程实例VHDL编程实例- 设计与实现一个4位的全加器在本篇文章中，我们将一步一步地回答如何设计和实现一个4位的全加器。
VHDL编程语言将是我们用于描述和模拟这个电路的工具。
第一步：理解全加器的原理在编写代码之前，我们首先需要理解全加器的原理。
全加器是一种用于对两个二进制数字进行相加的电路。
它接收三个输入信号：两个位的输入（A 和B）以及一个进位输入（C_in）。
全加器的输出结果为一个位的和（S）和一个进位输出（C_out）。
我们可以使用如下的真值表来描述全加器的输出结果：输入信号输出结果A B C_in S C_out0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1了解了全加器的工作原理后，我们可以开始编写代码了。
第二步：编写全加器的VHDL代码我们将使用VHDL语言来描述和模拟全加器。
下面是一个简单的4位全加器的VHDL代码实现：vhdlEntity声明entity full_adder isport (A, B : in std_logic_vector(3 downto 0);C_in : in std_logic;S : out std_logic_vector(3 downto 0);C_out : out std_logic);end full_adder;Architecture声明architecture Behavioral of full_adder isbeginprocess(A, B, C_in)variable carry : std_logic;begincarry := C_in;for i in 0 to 3 loopS(i) <= A(i) xor B(i) xor carry;carry := (A(i) and B(i)) or (carry and (A(i) xor B(i)));end loop;C_out <= carry;end process;end Behavioral;在此代码中，我们首先声明了一个实体（entity）和一个架构（architecture）。
Verilog实现的4位串行进位加法器精编版
Verilog实现的4位串行进位加法器精编版在数字电路中，加法器是最基本的电路之一、串行进位加法器是一种将两个二进制数相加的电路，通过逐位相加的方式实现。
本文将介绍如何使用Verilog语言实现一个4位串行进位加法器的精编版。
首先，我们需要定义输入和输出端口。
对于一个4位的串行进位加法器，我们需要4个输入端口A[3:0]和B[3:0]，以及一个输出端口Sum[3:0]。
另外，还需要一个输入端口CarryIn和一个输出端口CarryOut，用于传递进位信号。
```module SerialCarryAdderinput [3:0] A,input [3:0] B,input CarryIn,output [3:0] Sum,output CarryOut```接下来，我们可以定义内部信号。
对于一个4位的串行进位加法器，我们需要4个内部信号，分别代表每一位的进位信号。
```wire C0, C1, C2, C3;```然后，我们可以开始实现每一位的加法逻辑。
首先，我们定义一个内部信号XOROut，用于存储每一位的异或结果。
然后，我们使用XOR门实现异或逻辑。
```wire XOROut;assign XOROut = A[0] ^ B[0];```接下来，我们定义一个内部信号ANDOut，用于存储每一位的与结果。
然后，我们使用AND门实现与逻辑。
```wire ANDOut;assign ANDOut = A[0] & B[0];```然后，我们定义一个内部信号Sum0，用于存储第一位的和结果。
然后，我们使用XOR门实现异或逻辑。
```wire Sum0;assign Sum0 = XOROut ^ CarryIn;```然后，我们定义一个内部信号Carry0，用于存储第一位的进位结果。
然后，我们使用OR门实现或逻辑。
```wire Carry0;assign Carry0 = ANDOut ， (XOROut & CarryIn);```接下来，我们可以依次实现剩余3位的加法逻辑。
4位全加器verilog课程设计
4位全加器verilog课程设计一、课程目标知识目标：1. 理解4位全加器的原理和功能，掌握其Verilog硬件描述语言实现方法。
2. 学习并掌握数字电路中加法器的基本结构和工作原理。
3. 掌握Verilog模块化编程，能够实现并测试4位全加器的基本功能。
技能目标：1. 能够运用Verilog语言编写4位全加器的代码，并进行功能仿真。
2. 学会使用硬件描述语言进行数字电路的设计，提高实际问题解决能力。
3. 能够对4位全加器进行调试和优化，提升编程实践技能。
情感态度价值观目标：1. 培养学生的团队合作意识，提高学生在项目实践中的沟通与协作能力。
2. 增强学生对数字电路设计领域的兴趣，激发学生的创新精神。
3. 引导学生树立正确的价值观，认识到科技发展对社会进步的重要性。
课程性质：本课程为电子信息工程及相关专业高年级的数字电路设计课程，旨在通过4位全加器的Verilog实现，让学生掌握数字电路设计的基本方法和实践技能。
学生特点：学生已具备一定的数字电路基础和Verilog编程知识，具备分析问题和解决问题的能力。
教学要求：注重理论与实践相结合，鼓励学生积极参与课堂讨论，培养学生的动手能力和实际操作技能。
通过课程学习，使学生在知识、技能和情感态度价值观方面均取得明显进步。
二、教学内容本课程教学内容主要包括以下几部分：1. 数字加法器原理回顾：介绍加法器的基本原理，重点讲解4位全加器的工作流程和关键特性。
- 教材章节：数字电路基础，第3章第2节。
2. Verilog硬件描述语言基础：复习Verilog的基本语法，强调模块化编程方法。
- 教材章节：硬件描述语言Verilog，第4章。
3. 4位全加器的Verilog设计：- 设计原理：讲解4位全加器的设计思路和实现方法。
- 代码编写：引导学生编写4位全加器的Verilog代码，并进行模块化设计。
- 教材章节：数字电路设计，第5章第3节。
4. 功能仿真与调试：- 介绍仿真工具和仿真方法，指导学生进行4位全加器的功能仿真。
层次化4位加法器设计 VHDL
课程设计说明书学院专业题目学号姓名同组人员报告完成日期成绩指导教师实验一层次化４位加法器设计一．实验目的1、掌握用 VHDL 设计全加器的方法并实现。
2、熟悉设计平台及VHDL层次化设计。
二．实验仪器1、硬件：计算机Gxsoc/sops-Dev-LabCycloneII EP2C35F672C8 核心板2、软件：正版Quartus8.0三．实验设计要求学习用VHDL或原理图设计方法，掌握全加器的设计方式及表示方式，极其与二进制表示的转换方法，完成编译、综合、适配、仿真和实验箱上的硬件测试，通过数码管观察结果。
采用层次化方法实现4位加法器，完成编译，仿真，引脚锁定，下载。
四．实验原理通过动态扫描两组4BIT的二进制数据，同时还有一个单BIT 的进位，把三者按照二进制加法原理进行加，求出和及进位，并通过电路显示出各部分数据（输入，输出）。
加数、被加数、“和”显示在共阳数码管上，进位输出显示在LED上。
五．程序代码1、半加器Hadder代码LIBRARY Ieee;USE Ieee.Std_Logic_1164.all;ENTITY HADDER ISPort (a,b: In Bit;Co, So: Out Bit);END HADDER;ARCHITECTURE fh1 Of HADDER Is BEGINSo <= (a Xor b);Co <= (a And b);END fh1;2、或门ora代码LIBRARY Ieee;USE Ieee.Std_Logic_1164.all;ENTITY ora ISPort ( a: in Std_Logic;b: in Std_Logic;c: out Std_Logic);END ora;ARCHITECTURE org OF ora ISBEGINc <= a Or b;END org;3、1位全加器f_hadder代码LIBRARY Ieee;USE Ieee.Std_Logic_1164.all;ENTITY f_ADDER ISPort (x: In Std_Logic;y: In Std_Logic;cin: In Std_Logic;cout: Out Std_Logic;sum: Out Std_Logic);END f_ADDER;ARCHITECTURE fd1 Of f_ADDER Is Component HADDERPort( a,b: In Std_Logic;co,so: Out Std_Logic);END Component;Component oraPort(a,b: In Std_Logic;c: Out Std_Logic);END Component;Signal d,e,f: Std_Logic;BeginU1: HADDERPort Map(a=>X,b=>Y,Co=>d,so=>e);U2:HADDERPort Map(a=>e,b=>cin,Co=>f,so=>sum);U3:ora Port Map(a=>d,b=>f,c=>cout);END ARCHITECTURE fd1;4、4位全加器Qadd：Library ieee;Use ieee.std_logic_1164.all;Entity Qadd isPort (a:in std_logic_VECTOR(3 DOWNTO 0);b:in std_logic_VECTOR(3 DOWNTO 0);--cin:in std_logic;s:out std_logic_VECTOR(3 DOWNTO 0)); End Qadd;Architecture one of Qadd isSignal c0,c1,c2,c3 : std_logic;Component f_ADDERPort (x: In Std_Logic;y: In Std_Logic;cin: In Std_Logic;cout: Out Std_Logic;sum: Out Std_Logic);END Component;Beginu1 :F_ADDERPort map(sum=>s(0),cout=>c0,X=>a(0),Y=>b(0),cin=>'0');u2 :F_ADDERPort map(sum=>s(1),cout=>c1,X=>a(1),Y=>b(1),cin=>c0 );u3 : F_ADDERPort map(sum=>s(2),cout=>c2,X=>a(2),Y=>b(2),cin=>c1 );u4 : F_ADDERPort map(sum=>s(3),cout=>c3,X=>a(3),Y=>b(3),cin=>c2 ); END;六．仿真结果程序代码进行编译后，建立waveform文件，设定输入输出端口进行仿真，仿真结果如图1-1所示。
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ｅntiｔy pｒｏ1is
port(A1,Ｂ1，Ｇ１BAR，A0,B０,Ｇ0BAR:inｓtd_loｇic；
ｏr(couｔ,m1,ｍ２,m3）;
ﻩeｎdｍodule
ﻩ/*moduｌｅ ａdd(co,ｓ,a，b,ci)；／／数据流法
ﻩouｔput［3:0] s;
ﻩoutｐｕt co;
ﻩｉnpuｔ[３:0] a,b;
ﻩinput ｃi;
ﻩaｓsign {co,s｝＝a+b+ci；
ﻩendmodulｅ*/
libraｒyＩＥＥE；
endmoｄuｌe
ｍodｕｌe ｆuｌl_adｄ1（ａ，b,cin,sum,ｃｏuｔ);
ﻩiｎput a,b,cｉｎ;
ﻩoｕｔｐｕt sｕｍ,cout；
ﻩｗｉrｅ s1,m1,m2,m３；
ａnd（ｍ１,ａ,b),
(m2,ｂ,cin），
ﻩ(m3,a，ciｎ)；
xor（s1，a,b)，
ﻩ(sｕｍ，s1,ciｎ）；
四位全加器的VHDL与VｅriｌoｇHDL实现
———————————————————————————————— 作者：
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四位全加器的VHDL／VeｒiｌogHＤL实现
加法器的分类
(一)半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图２为半加器原理图。其中：A、Ｂ分别为被加数与加数，作为电路的输入端;S为两数相加产生的本位和,它和两数相加产生的向高位的进位C一起作为电路的输出。
s:oｕt std＿logiｃ_vecｔor（3 downto 0);
cout:out std_ｌogic);
end ａｄｄ4;
archiｔecｔuｒe bｅh ｏｆ add4 ｉｓ
siｇｎａl sｉnt:std_logic_ｖeｃｔｏr（4 ｄｏwnｔo 0)；
ｓignal aa，bｂ:std_loｇｉｃ＿veｃtor（4 dowｎｔo 0）;
outｐut[３:0] ｓ;
oｕtput ｃo;
ﻩinput[3:０] a,b;
iｎpuｔ ci;
reｇ co；
rｅｇ[3:0] s;
ﻩalways@(＊)
beｇin
{ｃo,ｓ}＝ａ+b+cｉ;
ﻩﻩend
eｎｄｍoｄule＊/
ﻩ
ﻩmｏdule add(s，co,a,b，ci)；//结构描述法
ﻩoutpｕt[3:0］ ｓ;
moduｌe add（A，Ｂ,CＩ,CO，S）;
paｒamｅtｅr Ｎ=4;
ﻩinpuｔ [N:1] Ａ,B;
input CI;
ﻩoｕtput ＣＯ；
output [N:１] S;
ﻩassｉgn ｛CO,S}=A+Ｂ＋ＣI;
ｅnｄmodule
四位全加器常用三种编程方法:
/*module add(ｓ,cｏ，a,b，cｉ)；/／行为描述法
so＜=ａ xｏr b; ﻫco＜=a aｎd b
程序设计：
lｉbrary iｅee;ﻫuｓｅ ieｅｅ．std_logｉc_１1６４．aｌl;
entｉtｙ ｈ_aｄder is
port (a，b:in std_logiｃ;
ｓｏ,ｃo:ｏｕt std_logｉc); ――定义输入、输出端口ﻫｅnｄ h_aｄdeｒ；ﻫarchiｔeｃtｕre ｂh ｏf h_adｄer isﻫｂegｉn
begｉn
aa＜='0' & a(3 ｄｏwntｏ 0); --４位加数矢量扩为5位,提供进位空间
ｂb<＝'0' & b（3 downto 0）;
ｓint<=ａａ+bb+ｃin；
s(3 dowｎtｏ 0)<＝sｉｎｔ(3 doｗｎto ０)；
cout<＝siｎｔ(４);
end ｂeh;
四位全加器VeｒiｌoｇHＤL程序代码如下:
ｏutpuｔ ｃｏ;
ﻩinpｕt[3:0] a,b；
ﻩinｐｕt ci;
fulｌ_ａdd１ ｆ0(a[0],b[0]，ci，ｓ[0],ci１）;
ﻩfuｌｌ_ａdｄ1 f1(a[1］,b[1],cｉ1，s［1],cｉ２);
ﻩfuｌl＿add1 f2(ａ[２］,b[２］，ci2,s[2],cｉ3);
full_ａdd１ f3(a［3],b[3］,ci3,s[3］,ｃo）;
根据二进制数相加的原则，得到半加器的真值表如表1所列。
信号输入
信号输出
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
１
0
1
表1 半加器的真值表
由真值表可分别写出和数S,进位数Ｃ的逻辑函数表达式为：
（1）
C=AB(２）
由此可见，式(１）是一个异或逻辑关系,可用一个异或门来实现;式(2)可用一个与门实现。仿真结果如图３所示:
六、四位全加器
四位全加器VＨDL程序代码如下:
library ieee;
usｅ iｅee.sｔd＿loｇic_１16４.aｌl；
uｓe ieeｅ.sｔd_logic_unsigned.all;
enｔｉty aｄｄ is
port（ｃin：iｎ sｔd_logic;
ﻩa，b：in std＿logiｃ_vector(3 downto ０);
图３ 半加器仿真图
(二）全加器
除本位两个数相加外，还要加上从低位来的进位数,称为全加器。图４为全加器的方框图。图5全加器原理图。被加数Aｉ、加数Bi从低位向本位进位Ｃi-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。
so<=ａ xoห้องสมุดไป่ตู้ ｂ; ――“异或”运算ﻫｃo<=ａ ａnd b; ――“与”运算ﻫeｎd bｈ；
（二） 全加器ﻫ1位全加器可由两个半加器组成，在半加器的基础上，采用元件调用和例化语句,将件连接起来，而实现全加器的ＶＨDL编程和整体功能。全加器包含了两个半加器和一个或门。在此基础上可设计出四位全加器。
信号输入端
信号输出端
Ai
Bi
Ｃi
Ｓｉ
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
０
0
１
1
０
１
1
0
0
1
0
1
0
１
0
1
1
１
0
0
1
1
1
1
1
１
表2 全加器逻辑功能真值表
多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。
5、加法器的VHDL实现
(一） 半加器
ＶＨＤL语言描述语句为: