高速PCB设计中信号完整性的仿真与分析经验
高速PCB中信号完整性的分析
汪扬埔
（ 武警警官学院电子技术系 四川 ・ 成都 ６ １ ０ ２ １ ３ ）
摘 要
关键 词
高速 Ｐ Ｃ Ｂ设计 ， 已经成为大型数字系统设计成败的关键 ， 本文从传 输线损耗 、 抖动、 码 间干扰 ３个方面详细
Ｐ Ｃ Ｂ 完整性 分析
文献 标 识 码 ： Ａ
公式如下：
Ｒ ＝ ｐ Ｌ ／ （ ｏ ｈ ’ ） ＝ ｐ Ｌ ｏ （ ２ ∞ｐ ） １ ． ２介 质 损 耗
Ｐ Ｃ Ｂ中信号路径与返回路径会构成一个 电容器 结构 。 如
果 在 高频 条件 下 ， 介质会吸收热量， 所 以它介质为空气 的理想 电容器的电阻是无穷大 的，给定一个 直流 电压， 没有 电流经 过。 但是， 如果给定一个正 弦波 电压 Ｖ ＝ Ｖ 。 ｓ ｉ ｎ （ ３ ６ ｔ ） ， 就会产生一个余弦波 电流通过电容： Ｉ ｅ 口 ｄ Ｖ ／ ｄ ｔ ＝ Ｃ ｏ （ １ ） Ｖｏ ｃ ｏ ｓ （ ￣ ｔ ） 其中 Ｃ 。 是 电容器 电容， （ １ ） 为角频率，ｖ ０ 是正弦波电压振 幅 这个时候 电压和电流相位相差 ９ ０度 ， 因此不会有损耗 。 当 电容器间的介质不再是空气时，换成 的真实的介质材 料会有一定的电阻率 。 在 电容器两端加 电的情况下会有泄露 电流经过， 从而带来损耗。对于大部分介质而言， 往往因为其 很高的 电阻率而 可以使直流损耗忽略不计 。 ２抖动 抖动可 以定义为数字信号在重要时点上偏离理想时间位 置的短期变化 重要时点是指数字信号 的逻辑状态之间的转 换或边沿，具体来讲就是指转换信 号跨过选定的参考 电平或 判定 门限 。 在实际的电路 中， 由于抖动含有随机成分 ， 因此必须使用 统计术语指定抖动 。必须使用 中间值、 标准偏差、 最大值 、 最 小值和峰一 峰值 以及置信 区间和样本总量等指标 ， 才能建立 有意义的、 可重复的测量 。 根据信号 中不 同种类抖动 的特 点以及 产生抖动的原因 ， 总抖动可分为确 定性抖动和随机抖动。其 中， ＤＪ 又可 以分成 数据依赖型抖动 、由于 占空 比失真引起 的抖动和其它有界不 相关抖动 。随着 ＤＤ Ｊ中出现概率的不 同， ＤＤ Ｊ 又可 以分成高 概率 Ｄ ＤＪ 和低概率 ＤＤ Ｊ 。 而Ｂ ＵＪ 按照来源的不同分成三类 ： 电源噪声 引起的抖动 、串扰和其它外界噪声 引起的抖动和周 期性抖动。将 Ｄ Ｃ噪声保持在几个 ｍ Ｖ 内即可减小抖动，进 而可将输出信号的眼图保持在理想状态 ， 从而对 电源 以及时 钟振荡器和缓冲 区实现正确的滤波和去耦 。并且 ， 时钟源必 须具有高稳定性、 低抖动性。 ３码间干扰 对于有限带宽的信道 ，信道上传输 的码元会对随后传输 的码元产生影响。从能量 的角度来讲 ， Ｉ Ｓ Ｉ 可看成是 由于信道 的带宽有限，码元存储于信道上的能量变化滞后于被发送信 号 的变化， 残存的能量会与随后的码元能量叠加 ， 破坏 了码元 波形 的形状 除了信道带 宽有 限的因素外，传输线阻抗的不 连续和端阻抗与传输 线特征 阻抗失配， 都会 引起的 Ｉ Ｓ Ｉ 。 般都会采 用以下一些措施来减小传输线寄生储能元件 引起 的信号振荡： （ １ ） 采用 电流模驱动器来传 输信 号； （ ２ ） 控制信号 的切换时间； （ ３ ） 加入与传输线并行的端 电阻： （ ４ ） 在接 收器前端加入均衡滤波器 。
浅谈PCB的信号完整性设计分析
浅谈PCB的信号完整性设计分析PCB（Printed Circuit Board）是现代电子技术中不可或缺的一部分，其作用是将电子元器件组成的集成电路板进行布局和布线，以实现电路的连接和功能的实现。
在 PCB 的设计过程中，信号完整性（Signal Integrity，SI）是一个重要的概念，其涉及的关键参数包括信号噪声、传输延迟、波形畸变等，对于高速高频率电路的设计尤为重要。
本文将浅谈 PCB 的信号完整性设计分析。
一、信号完整性设计需求在 PCB 的设计中，信号完整性的设计是为了保证信号在传输过程中的稳定性和准确性。
在高速高频率电路中，信号噪声、传输延迟和波形畸变等问题都会对电路的性能产生重要的影响，例如信号失真、时钟抖动，甚至会导致系统的失效。
因此，对于信号完整性的设计，需要考虑以下几个方面：1. 电磁兼容性（EMC）：电磁兼容性是指电子设备在复杂电磁环境中工作时，能够在不产生或接受有害的电磁干扰的情况下，正常工作的能力。
在 PCB 的设计中，EMC 是一个重要的设计需求，需要考虑 PCB 的布局、层间距离、接地方法等因素。
2. 传输延迟（Transmission Delay）：传输延迟是指信号从发送端到接收端所需的时间延迟。
在高速高频率电路中，传输延迟通常是几个纳秒的时间，需要通过电路设计和仿真来保证延迟的准确性和稳定性。
3. 信号噪声（Signal Noise）：信号噪声是指在信号传输过程中由外界干扰引起的电压或电流变动。
在 PCB 的设计中，信号噪声主要由环境干扰和电路本身产生的噪声所组成，需要通过合适的信号层、屏蔽和滤波电路等方式来减少信号噪声，保证信号的清晰度和准确性。
4. 波形畸变（Waveform Distortion）：波形畸变是指信号在传输过程中由于电路本身的特性，如频率响应、功率限制等，导致信号波形发生失真或变形的现象。
在 PCB 的设计中，需要通过仿真和优化等手段来降低波形畸变，保证信号的稳定性和准确性。
高速数字电路中信号完整性分析及仿真
高速数字电路中信号完整性分析及仿真【摘要】针对高速数字电路中普遍存在信号完整性问题的现状，对信号完整性问题中的过孔地弹噪声进行了分析和仿真，提出了减少地弹噪声的方法。
首先从理论上介绍并分析信号完整性在高速数字电路设计中的重要性，接着分析了过孔地弹噪声破坏信号完整性的原因，最后结合实际电路，使用SPEED2000仿真软件分别对地弹噪声进行仿真，通过对仿真结果的分析，验证了该方法的有效性。
该分析和仿真的方法对信号完整性问题的研究有一定的借鉴和指导作用。
【关键词】信号完整性；地弹噪声；高速数字电路1.引言在集成电路设计、高速封装技术和电路制造技术高速发展的今天，主流集成电路工艺尺寸已经达到40纳米级，系统时钟频率进入1GHz以上的高速设计领域。
同时，电子设计工程师们正在从事的主流电路设计也已经全面达到100MHz 以上，有的甚至超过500MHz[1]。
高速数字电路的时钟频率不断提高，信号的边沿越来越陡峭，电路的集成度越来越高，必将使电路表现出与低速设计截然不同的行为，即信号完整性（Signal Integrity，SI）问题。
信号完整性问题是影响高速数字电路可靠性的一个关键因素，已经成为当今电子设计领域的一个重要瓶颈[2]。
高速数字电路整个系统设计完成后，很难诊断和解决系统中出现的信号完整性问题。
因此在高速数字电路系统设计中进行信号完整性分析不仅能够有效地提高产品的性能，而且可以缩短产品开发周期，降低开发成本。
在数字系统向高速、高密度方向发展的情况下，掌握这一利器是十分必要的。
本文分析了高速数字电路中产生信号完整性问题的原因，介绍了一些比较常见的信号完整性问题，对电源/地系统中的地弹噪声进行了详细地仿真。
最后提出了解决或减少地弹噪声的方法。
2.信号完整性概述信号完整性是指信号在电路中以正确的时序和电压做出响应的能力，也指在信号线上的信号质量[3]。
信号完整性问题会使系统的噪声安全系数下降，接收端收到的信号低于高电平参考线或者高于低电平参考线，从而导致系统产生错误转换。
PCB设计中的信号完整性分析方法
PCB设计中的信号完整性分析方法PCB设计是现代电子产品开发中不可或缺的一环。
而信号完整性是保证电子产品性能和可靠性的重要因素之一。
本文将介绍PCB设计中常用的信号完整性分析方法。
一、信号完整性的重要性信号完整性是指信号在电路板上的传输过程中，能够保持其原有的波形、速度和幅度，没有失真、噪声或者延迟。
信号完整性的不良会导致各种问题，如时钟偏移、串扰、干扰等，从而影响整个系统的性能和稳定性。
二、信号完整性分析方法1. 布线规则设计在PCB设计过程中，通过合理的布线规则设计可以减少信号的串扰和耦合。
比如，避免信号线之间的交叉、保持适当的距离、分层布线等。
2. 传输线理论传输线理论是用于分析高速信号传输的一种方法。
通过建立传输线模型，可以预测信号在传输过程中的行为。
在信号完整性分析中，可以使用传输线理论对信号的波形、传播时间和幅度进行分析。
3. 电磁仿真电磁仿真是一种基于数值计算的信号完整性分析方法。
通过建立PCB的电磁场模型，可以确定信号在电路板上的传播路径和互连耦合情况。
常用的电磁仿真软件包括HFSS、ADS等。
4. 时域分析时域分析是一种基于时间的信号完整性分析方法。
通过观察信号的波形和过渡边沿，可以判断信号是否出现失真、震荡或者反射等问题。
常用的时域分析工具包括示波器、逻辑分析仪等。
5. 频域分析频域分析是一种基于频率的信号完整性分析方法。
通过对信号的频谱进行分析，可以判断信号是否出现带宽限制、谐振或者频率响应不平坦等问题。
常用的频域分析工具包括频谱分析仪、网络分析仪等。
6. 时序分析时序分析是一种基于时钟的信号完整性分析方法。
通过分析信号在时钟边沿触发的时间关系，可以判断信号的稳定性和时钟偏移情况。
常用的时序分析工具包括时序分析仪、时钟提取软件等。
三、信号完整性验证流程针对PCB设计中的信号完整性问题，通常可以采用以下的验证流程：1. 设计规则检查（DRC）：通过软件工具检查布线是否符合设计规则，是否存在潜在的信号完整性问题。
基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真
基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真覃婕;阎波;林水生【摘要】信号完整性问题已成为当今高速PCB设计的一大挑战,传统的设计方法无法实现较高的一次设计成功率,急需基于EDA软件进行SI仿真辅助设计的方法以解决此问题.在此主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法,并基于IBIS模型,采用Cadence_Allegro软件的Specctraquest和Sigxp组件工具对设计的高速14位ADC/DAC应用系统实例进行了SI仿真与分析,验证了常见SI问题解决方法的正确性.%Signal Integrity (SI) problem has became one of the greatest challenge in high-speed PCB design area, the traditional design method is hard to realize high once-through design success, SI simulation aided design method based on EDA software is demanded to solve this problem. The basic theory and solutions of some normal SI problems such as reflection,crosstalk and timing are researched. SI analysis and simulation of a high-speed 14bits ADC/DAC application system based on Specctraquest and Sigxp in Cadence_Allegrospb 16. 0 are designed, the validity of the solutions to the SI problems is verified.【期刊名称】《现代电子技术》【年(卷),期】2011(034)010【总页数】4页(P169-171,178)【关键词】高速PCB设计;信号完整性;反射;串扰;时序;SI分析及仿真【作者】覃婕;阎波;林水生【作者单位】电子科技大学通信与信息工程学院,四川成都,611731;电子科技大学通信与信息工程学院,四川成都,611731;电子科技大学通信与信息工程学院,四川成都,611731【正文语种】中文【中图分类】TN919-340 引言随着半导体工艺的迅猛发展以及人们对信息高速化、宽带化的需求，高速PCB 设计已经成为电子产品研制的一个重要环节，信号完整性( Signal Integrity，SI)问题(包括反射、串扰、定时等)也逐渐发展成为高速PCB设计中难以避免的难题，若不能较好地解决信号完整性设计问题，将有可能造成高速PCB设计的致命错误，浪费财力物力，延长开发周期，降低生产效率。
PCB信号完整性分析与设计
PCB信号完整性分析与设计在电子设计领域，信号完整性（Signal Integrity，简称SI）是指电路系统中信号的质量和稳定性。
PCB（Printed Circuit Board，印刷电路板）作为电子设备的基础组件，其信号完整性分析与设计直接影响到整个电子设备的工作性能。
本文将探讨PCB信号完整性分析的重要性以及设计策略。
在现代电子系统中，高速数字信号的传输越来越普遍，对PCB信号完整性的要求也越来越高。
如果信号完整性得不到保障，会导致一系列问题，如电磁干扰（EMI）、电源噪声、时序错误等，严重时可能导致系统崩溃。
阻抗不连续：当信号在PCB走线传输时，如果阻抗突变，会导致信号反射，从而影响信号完整性。
串扰：相邻信号线之间的电磁耦合会导致信号间的干扰，影响信号的纯净性。
电源噪声：电源的不稳定或噪声会影响数字系统的时序和稳定性。
接地问题：不合理的接地方式会导致信号间的干扰和电源噪声的引入。
合理规划信号走线：根据信号的特性和频率，选择合适的走线方式，如并行走线、差分走线等，以减小信号间的干扰。
优化阻抗匹配：通过计算和控制阻抗，使信号在传输过程中的反射最小。
减少串扰：通过增加间距、使用屏蔽罩等方式，减小信号间的电磁耦合。
电源和接地设计：采用稳定的电源系统和合理的接地方式，以减小电源噪声和信号干扰。
使用去耦电容：在关键电源和接地节点处使用去耦电容，可以有效吸收电源噪声和减少信号干扰。
信号时序控制：通过合理的设计，保证信号的时序正确，避免因时序错误导致的系统不稳定。
仿真与优化：使用专业的仿真工具对设计进行仿真，根据仿真结果对设计进行优化。
PCB信号完整性分析与设计是保证现代电子系统性能的重要环节。
通过对影响信号完整性的主要因素进行分析，我们可以针对性地提出有效的设计策略。
在实施这些策略时，需要综合考虑系统的复杂性和实际可操作性，确保设计的实用性和有效性。
随着电子技术的发展，我们需要不断地更新和改进信号完整性设计和分析的方法，以满足更高性能、更低功耗、更小体积的电子设备需求。
高速数字电路设计中的信号完整性分析
高速数字电路设计中的信号完整性分析在高速数字电路设计中，信号完整性分析是非常重要的一环。
信号完整性分析旨在确保信号在电路中能够准确、稳定地传输，从而避免信号失真或干扰，保证电路的性能和可靠性。
首先，我们需要了解信号完整性分析的基本概念。
信号完整性是指在一个电路中，信号从发送端到接收端能够保持原有的形态和正确的数值。
在高速数字电路设计中，信号往往受到许多因素的影响，如传输线特性、阻抗、反射、串扰等，这些因素都有可能导致信号失真。
因此，对信号完整性的分析和优化至关重要。
在进行信号完整性分析时，我们需要首先考虑传输线的特性。
传输线的特性包括传输速度、阻抗匹配、传输延迟等，这些特性直接影响信号传输的稳定性和速度。
通过对传输线的建模和仿真分析，可以帮助我们了解传输线对信号的影响，从而优化电路设计。
另外，阻抗匹配也是信号完整性分析中的重要内容。
当信号源和负载的阻抗不匹配时，会导致信号的反射和衰减，从而降低信号的质量和稳定性。
因此，在设计电路时，需要确保信号源和负载的阻抗能够有效匹配，以减少信号的失真和干扰。
此外，信号完整性分析还需要考虑信号的传输延迟和时序关系。
在高速数字电路中，信号传输的延迟会对数据的同步和稳定性产生影响。
通过时序分析和延迟优化，可以更好地控制信号的传输速度和有效减少时序误差。
最后，在进行信号完整性分析时，还需要考虑信号的功耗和信噪比。
功耗会影响电路的工作效率和稳定性，信噪比则会影响信号和噪声的比值，从而影响信号的准确性和清晰度。
因此，在设计电路时，需要综合考虑功耗和信噪比等因素，以实现信号的高质量传输。
总的来说，信号完整性分析是保证高速数字电路性能和可靠性的重要步骤。
通过对传输线特性、阻抗匹配、传输延迟、功耗和信噪比等方面的分析和优化，可以更好地保证信号在电路中的准确传输，避免信号失真和干扰，从而提高电路的性能和可靠性。
希望以上内容对您有所帮助。
如何实现高速PCB设计的信号完整性
信号完整性(SI)问题正成为数字硬件设计人员越来越关注的问题。
由于无线基站、无线网络控制器、有线网络基础架构及军用航空电子系统中数据速率带宽增加，的设计变得日益复杂。
目前，芯片间高速串行链接已经获得广泛应用，以提高整体吞吐性能。
处理器、及数字信号处理器可相互传输大量数据。
此外，该数据可能必须从板发出，通过背板传输至交换卡，而交换卡可将数据发送至机箱内的其他卡或“系统”内的其他地方。
支持RadIO的交换可实现这些不同组件之间的互连，并广泛用于满足这些应用的实时带宽需求。
本文主要探讨涉及高速接口设计(RapidIO交换的主要功能支持这些高速接口设计)的信号完整性难题以及其他相关事项，优化RapidIO交换的功能旨在实现高速设计中较高的信号完整性。
高速接口设计难题信号质量对于系统的各个方面均非常重要。
对于串行RapidIO而言，信号质量通过接收眼图的大小进行量化。
接收眼图是一个无限延续的轨迹，其中，波形会随上一个轨迹不断重复。
眼图开得越大，信号质量就越好。
信号质量可能受多方面的影响：信号通道中出现噪声或其他杂乱信号、信号通道差、外部源的传导或辐射、系统本身产生的噪声。
上述所有因素结合在一起会导致接收眼图缩小。
除电路板级问题外，信号完整性亦可能受到连接的源(传输端)及目的地(接收端)的影响。
因此，应在整体系统级的信号完整性中考虑源及目的地的IC特点。
电路板级设计的考虑因素就而言，应考虑的常见因素包括：1．电路板的电源输入、本地调节器的输出及分配2．生成及分配3．退耦4．基础材料5．芯片间连接6．电路板间连接及背板连接7．电路板层叠及阻抗控制8．机架间连接器、电缆及接头工作频率高于300MHz时，适用于较低频率电路板设计的大部分设计最佳惯例均需修改。
必须考虑当波长与电路板尺寸可比时出现的因素。
这不仅适用于基本频率的波长，也适用于构成完整波形的傅立叶(频域)分量。
材料仍可成功用作电路板的基础材料，但在较高频率下，不仅需要考虑材料的介电常数，还需要考虑损耗系数。
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CADENCE公司的 EDA 软件为高速 PCB 设计 提供了全套的解决方案 , 从建元件库 、原理图输入 、 布线前仿真 、布线后仿真 、统一的约束管理 、自动布 线 、光绘输出等各个环节去保证电路中高速信号的 完整性 , 大大提高了产品的设计效率和设计水平 。
3. 1 信号反射 、过冲和振铃
振铃表现为信号反复出现过冲和下冲 , 在逻辑 电平的门限上下抖动 , 振荡呈欠阻尼状态 。 信号的 振铃主要是由于传输线上过度的寄生电感和电容引 起收端与源端 的阻抗均失配所 造成的 。 同 反射一 样 , 可以通过适当的端接来抑制 。 通常周期脉冲信 号 (如时钟信号 )包含丰富的高次谐波而容易产生 振铃故障 , 设计时应多加防范 。
该电路中 ADC、DAC 、双口 RAM 及 CPLD 器件 的工作时钟均为 125 MH z, 属于电路中的高速部分 。 其中 ADC 的输出总 线 、DAC 的输入总线及 时钟线 是电路中的关键路径 , 其信号完整性将直接影响整 个电路板的性能 , 需要进行高速仿真与分析 。 4. 2 时钟线的信号完整性仿真
2 信号完整性设计
信号完整性是指信号通过信 号线传输后的质 量 。 在电路中 , 一段导线并不仅仅是导体 , 它在低频 段呈阻性 , 在中频段呈容性 , 在高频段呈感性 , 到甚 高频时则变成了辐射天线 。 在高速 PCB设计中 , 集 成电路的切换速度过高 、电路的布局布线不合理等 都会引起信号完整性问题 , 主要包括定时 、反射 、串 扰 、振铃等问题 。
* 收稿日期 :2005 - 09 - 11;修回日期 :2006 - 01 - 20 基金项目 :“十五 ”国防重点预研项目
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电讯技术 2006年第 5期
2. 1 定时
集成电路只能按规定的时序接收数据 , 过长的 信号延迟可能导致时序违背和功能混乱 。 在低速系 统中 , 信号互连延迟和阻尼振荡可以忽略不计 , 因为 信号有足够的时间达 到稳定 。 但当 系统时钟很高 时 , 信号在器件间的传输时间以及同步准备时间都 缩短了 , 驱动过载 、走线过长都会引起延时 。高速电 路要求在很短的时间内满足各种门延时 , 包括建立 时间 、保持时间 、线延时等 。而且在高速 PCB中 , 传 输线上的分布电容 、分布电感都会对信号的数字切 换产生延时 , 影响数字电路的建立和保持时间 , 延时 过长可能会导致集成电路无法正确判断数据 。
在获得器件 IB IS仿真模型后 , 只需改变传输线 阻抗参数 、电阻值 、信号传输速率等 , 通过仿真就可 得到不同的信号波形以及对应的反射参数 , 找出合 适的传输线阻抗 、电阻值以及信号速率 , 从而得到信 号走线的长度与宽度 。另外 , 选择电阻匹配的方式 有多种 , 如源端端接 、并行端接等 , 布线策略也有不 同 , 如星型 、菊花链型 、自定义型等 , 这些方式的选择 都可通过电路仿真根据仿真结果来确定 。
图 3 时钟线在布线前的仿真拓扑图
图中 TL9、TL10、TL11、TL12为布线模型 , 走线 长度为 100%曼哈顿距离 。
在 D2第 6脚加上 125 MH z时钟激励信号 (周 期为 8 ns), 仿真时间为 20 ns, 得到的仿真结果如图 4所示 。
图 4 时钟线在布线前的仿真 结果
信号反射 、过冲和振铃都是由于反射引起的 , 因 此在 CADENCE 公司的 S igxp仿真软件中 , 可以将这 三者都用反射参数来度量 , 如图 1所示 。
图 1 CADENCE仿真中的反射度量参数1源自0电讯技术 2006年第 5期
基金项目论文
FOUNDATION SUPPORTED PRO JECT
图 6 时钟线在布线后的仿真结果
4. 3 数据总线的仿真
由于数据线的一致性 , 可以只对 10位数据总线 的 1位进行仿真分析 。 数据线包括 2条不同路径 : 一条为 ADC(AD9433)到双口 RAM (CY7C0831V), 其布线后的拓扑图如图 7所示 ;另一条路径为双口 RAM (CY7C0831V)到 DAC (AD9760), 其布线后的 拓扑图如 图 8 所示 。 它们 的仿真结 果分别 如图 9 (激励为 125 MH z的方波信号 )和图 10所示 。
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电讯技术 2006年第 5期
布线后的拓扑图如图 5所示 。
基金项目论文
FOUNDATION SUPPORTED PRO JECT
图 5 时钟线在布线后的拓扑图
与图 3相比 , 走线长度为印制板的实际布线距 离。
D2第 7脚加上 125 MH z时钟激励信号后得到 的仿真结果如图 6所示 (仿真时间为 20 ns)。
图 9 输入数据线仿真结果
在仿真过程中 , 如果仿真结果不满足设计要求 , 输出波形失真较大 , 则可以改变 布线长度 、走线方 式 、匹配阻抗等参数 , 通过多次仿真寻找合适的布线 策略和匹配电阻并设置约束条件来控制电路的布局 布线 , 消除上述信号完整性问题 。
图 7 输入数据线仿真拓扑图
图 8 输出数据线仿真拓扑图
112
2. 2 反射
反射就是信号在传输线上的回波 。按照信号传 输理论 , 信号经过传输线将功率传给负载的时候 , 由 于阻抗不匹配有一部分能量会向源端返回 。在高速 设计中 , 信号连线不再是集中参数电路中的导线 , 而 应等效为传输线 。 如果阻抗匹配 , 信号将全部传递 给负载 , 反射不会发生 。反之 , 若负载阻抗与传输线 阻抗失配 , 就会导致信号反射 。布线的某些几何形 状 、不适当的端接 、电源平面不连续等因素都会导致 信号反射 。
3. 3 信号串扰
S igxp仿真工具最多可对 6条耦合信号线进行串 扰仿真 。可以设置的扫描参数包括 :信号线之间间 距 、信号线长度 、信号走线宽度 、PCB介电常数 、介质 厚度等 。仿真时必须先指定一个 “受害者 ”信号线 , 将 其激励设置成常高或常低 , 通过仿真就可得到其它
“侵犯者 ”对它感应电压的总和 , 从而得出最小间距和 最大并行长度的范围 ,控制电路的布局和布线 。
Smi ulation and Analysis of S ignal Integrity(SI) in H igh Speed PCB Design
X IAO Han - bo
(Institute of E lectronic Enginee ring, China Academy of Eng ineering Physics, M ianyang 621900, China)
本文结合 CADENCE 公司 提供的高速 PCB 设 计工 具 Specctraquest 和 Sigxp, 对 一采 样 率 为 125 MH z的高速 AD /DAC 印制板进行了信号完整性分
析 , 对电路 中的关键路 径进行 了仿真 , 阐述了 CADENCE高速 PCB 设计的解决方案 。
2. 3 串扰
当边缘速率低于 1 ns时 , 串扰问题就必须考虑 了 。通常在高速高密度电路板中比较容易出现串扰
基金项目论文
FOUNDATION SUPPORTED PRO JECT
问题 , 原因是当高速电路信号线上有交变的电流通 过时 , 会产生交变的磁场 , 处于该磁场中的相邻信号 线会感应出信号电压 , 有时会引起高频谐振 , 再耦合 到邻近的互连线中 , 就造成了串扰 。 高速印制板叠 层的设置 、信号线间距 、驱动端和接收端的电气特性 及信号线端接方式对串扰都有影响 。 2. 4 振铃
3. 2 信号延迟
在 S igxp仿真软件中 , 信号延迟 也可放在反射 参数 中度 量 , 包 括 Settle Delay、 Sw itch Delay、 P rop Delay。 Se ttle De lay和 Sw itch De lay与元器件的 IB IS 仿真模型有关 , 这两个参数都可在驱动器和接收器 的用户手册中查到 。 通过仿真可以得到在 S low 模 式下的 Settle De lay以及在 Fast模式下的 Sw itch Delay, 从而 得出两个 器件间的 延时范围 P rop De lay。 在高速 PCB 设计中 , 信号延迟参数对器件的布局和 布线都有指导作用 , 若不满足约束条件 , 则在延迟约 束表 中显 示 红 色 , PCB 电 路 中 出现 DRC (Design Ru les Check)错误 。
125 MH z 速 率 时 钟 线 从 差 分 接 收 器 (MC 100LVEL16)的输出端 (D2第 6脚 )开始 , 经过 电阻 R13、电容 C8后 , 到达 ADC 器件 (AD9433)的 输入端 (D3第 7脚 ), 本文对这一 路径进行了布线 前和布线后仿真 。
用 S igxp软件提取的布线前拓扑图如图 3所示 。
Ab stract:Such signal in tegrity(SI) issue as tim ing, reflection, cro sstalk, ringing in h igh speed PCB design is discussed. The sim ulation and analysis of a PCB o f AD /DAC m odu le w ith the samp ling rate o f 125MH z a re g iven by using SPECCTRAQuest and S igxp from CADENCE. The p lacem ent and rou ting in high speed PCB are contro led by proper constra in ts according to the resu lt o f pre - rou te and post - route sim ulation. The signal integrity of high speed circu it is assured in a ll steps. Key w ord s:high speed PCB;signal in tegrity(S I);EDA too l;sim ula tion;ana ly sis