计算机毕业论文_基于FPGA的等精度频率计的设计与实现
基于FPGA的等精度数字频率计设计(修订版)
基于FPGA的等精度数字频率计设计微电子学与固体电子学张嘉伟113114312目录摘要 (3)第一章课题背景 (4)第二章方案设计及原理 (4)1 多周期同步测频率测量原理 (4)2 设计实现 (6)2.1 FPGA程序设计 (6)2.2 DSP程序设计 (7)第三章主要模块的Verilog程序 (8)1 计数器 (8)2 除法器 (8)3 分频器 (11)4 BCD模块 (11)第四章仿真结果 (12)第五章设计总结 (13)参考文献 (13)摘要本文主要论述了利用FPGA进行测量频率计数，FPGA实施控制实现多功能频率计的设计过程。
该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。
等精度的测量方法不但具有较高的测量精度，而且在整个频率区域包成恒定的测试精度。
根据多周期同步测频率法的原则，选取了多周期同步测频法作为数字频率计的测量算法，提出了基于FPGA的数字频率计设计方案。
给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。
关键词：FPGA；等精度；频率计第一章课题背景随着大规模集成电路技术的发展及电子产品市场运作节奏的进一步加快，涉及诸如计算机应用、通信、智能仪表、医用设备、军事、民用电器等领域的现代电子设计技术已迈入一个全新的阶段。
专家预言，未来的电子技术时代将是EDA 的时代，PLD作为EDA技术的一项重要技术，是电子设计领域中最具活力和发展前途的一项技术，它的影响丝毫不亚于70年代单片机的发明和使用。
在电子测量技术中，频率测量是最基本的测量之一。
工程中很多测量，如用振弦式测量力、时间测量、速度测量、速度控制等，都设计到频率测量，或可归结为频率测量。
而常用的直接测量方法在使用中有较大的局限性，其测量精度随着被测信号频率的下降而降低，并且对被测信号的计数要产生±1个数字误差。
采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化；结合FPGA，具有集成度高、告诉和高可靠性的特点，是频率的测频范围可达到0.1Hz-50MHz，测频全域相对误差恒为百万分之一。
FPGA频率计设计毕业设计(论文)
一、课程设计原理1、测频原理及误差分析本次课程设计采用直接测频法。
直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。
这种方法的计数值也会产生最大为±1个脉冲误差。
进一步分析测量准确度。
设待测信号脉冲周期为T1，频率为F1，当闸门时间为T=1s 时，测量准确度为＆=T1/T=1/F1。
由此可知直接测频法的测量准确度与信号的频率有关。
当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。
2、占空比测量原理占空比：占空比是指高电平在一个周期之内所占的时间比率。
方波的占空比为50％，占空比为0.5，说明正电平所占时间为0.5个周期。
在1S的闸门时间之内，只要我们利用50Mhz的时钟脉冲，对待测信号的高电平时间进行计数，得到一个num值。
最后num*20ns就是所求信号的占空比了。
二、系统的设计1、分频模块分频模块我们采用50Mhz的时钟频率产生待测的信号，和三个控制信号。
此程序要求将50Mhz分出1Mhz的频率，再产生1hz作为控制信号的标准输入时钟。
该模块产生的3个控制信号，分别为EN，LOAD，CLR。
CLR信号用于在每次测量开始时，对计数器进行复位，以清除上次测量的结果，该复位信号高电平有效。
EN为计数允许信号，在EN信号的上升沿时刻计数模块开始对输入信号的频率进行测量，在此1S时间里被测信号的脉冲数进行计数，即为信号的频率。
然后将值锁存，并送到数码管显示出来。
设置锁存器的好处是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
在每一次测量开始时，都必须重新对计数器清0。
另外，也设计出另外一个进程process，产生同样地三个控制信号给占空比测量时提供使能，锁存和清零的能力。
部分程序如下：process(clk)beginif clk'event and clk = '1' thentemp1<=temp1+1;end if;end process;freq<=temp1(16); --381Hz=50Mhz/2^172、计数模块计数模块分为2个子模块。
基于fpga的频率计设计与实现本科毕设论文
唐山学院毕业设计设计题目：基于FPGA的数字频率计设计与实现系别：信息工程系班级：10应用电子技术（1）班*名：******师：***2013年6月10 日基于FPGA的数字频率计设计与实现摘要在电子设计领域，随着计算机技术、大规模集成电路技术、EDA(Electronics Design Automation)技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。
基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。
本课题的数字频率计设计，采用自上向下的设计方法。
本文首先综述了EDA 技术的概况，接着介绍硬件描述语言VHDL，可编程器件FPGA及频率测量的一般原理；然后介绍数字频率计的系统设计，频率计各系统模块的VHDL语言实现，最后利用QUARTUS Ⅱ集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，仿真和实验结果表明，此频率计具有较高的实用性和可靠性。
关键字：EDA FPGA 数字频率计VHDL语言Design and Implementation ofDigital Frequency Meter Based on FPGAAbstractIn the field of electronic design, with the development of computer technology, LSI technology, EDA (Electronics Design Automation)technology and wide application of programmable logic devices, the traditional bottom-up digital circuit design methods, tools, devices have far behind today's technology. The top-down design techniques based on EDA technology and hardware description language are taking on more and more digital system design task.The topic digital frequency meter design uses top-down design approach. First, this paper summarizes the overview of EDA technology, then it describes the hardware description language which is called VHDL, FPGA programmable device and the general principles of frequency measurement; then it introduces the system design of digital frequency meter, and the realization of frequency meter each system module VHDL. Finally using QUARTUSⅡ integrated development environment edits, synthesizes, and simulates, and download to the CPLD devices, by using the actual circuit testing, simulation and experimental results show that this frequency meter is high availability and reliability.Keywords:EDA; FPGA;digital frequency meter;VHDL language目录1 引言 (1)2 硬件描述语言（HDL） (2)2.1VHDL语言简介 (2)2.2 利用VHDL语言开发的优缺点 (3)3 电子设计自动化（EDA）发展概述 (4)3.1 EDA的简介 (4)3.2 EDA的发展史 (4)3.3基于EDA的FPGA/CPLD开发 (5)3.3.1 FPGA/CPLD的简介 (6)3.3.2 用FPGA/CPLD进行开发的优缺点 (7)4 频率计的测量及方案选择 (9)4.1 数字频率计工作原理概述 (9)4.2 测频原理及误差分析 (10)4.2.1常用测频方案 (10)4.2.2 等精度测频原理 (10)4.2.3误差分析 (11)5 数字频率计的系统设计与功能仿真 (13)5.1 系统的总体设计 (13)5.2 频率计模块 (14)5.2.1 测频控制模块 (14)5.2.2 锁存器模块 (15)5.2.3 十进制计数器模块 (16)5.3 显示模块 (17)5.3.1显示模块设计 (17)5.3.2译码器模块 (18)5.3.3四位二进制数与十六位二进制数转换的源程序 (19)5.3.4十六位二进制数与四位二进制数转换的源程序 (19)5.3.5四位二进制数与段码转换的源程序 (21)6 整形电路设计 (22)6.1 555定时器的工作原理 (22)6.2 施密特触发器 (23)6.2.1 电路结构 (23)6.2.2 工作原理 (23)6.3波形的整形 (24)7 软件测试及硬件下载 (25)7.1 QuartusII软件简介 (25)7.2 QuartusII的设计流程 (25)7.3 QuartusII软件的使用方法 (26)7.3.1 创建底层模块 (26)7.3.2 构建顶层模块 (30)7.4 下载及硬件实现 (32)8 结论 (34)谢辞 (35)参考文献 (36)附录Ⅰ频率计顶层文件 (38)附录Ⅱ源程序 (39)1引言21世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI基础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中最为重要的和最有活力的高科技领域之一。
毕业设计 基于fpga的等精度数字频率计的设计
本科生毕业论文题目：基于fpga的等精度数字频率计的设计摘要在电子工程，资源勘探，仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。
频率测量也是电子测量技术中最基本最常见的测量之一。
不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。
基于传统测频原理的频率计的测量精度会随被测信号频率的下降而降低。
本文介绍了一种基于FPGA的等精度数字频率计，它不但具有较高的测量精度，而且在整个测量区域能保持恒定的测量精度。
文章首先介绍了硬件描述语言（HDL）的发展，以VHDL为核心，说明了利用VHDL语言进行设计的步骤。
然后介绍FPGA器件的基本结构和开发流程，接着阐述等精度数字频率计的工作原理以及利用VHDL语言实现数字频率计的具体做法，重点是利用BCD码减法实现的BCD码除法器的设计，最后还利用modelsim软件对其进行了仿真，具体分析验证了此设计的正确性。
关键词：FPGA VHDL 等精度BCD码除法AbstractCymometer is a necessary measure tool for technical engineers in electronic engineering , resource exploration and apparatus using . frequency mesure is one of the most essential and the most common mesure of electronic mesure technology . many physical quantities’ mesure , such as rotate speed , vibration frequency’s mesure , is related with or can be transformed into frequency mesure.The precision of cymometer based on traditional frequency-testing theory will decrese when the measured frequency becomes lower. this article introduces a cymometer of same-precision based on FPGA. The cymometer not only has high precision, but also its precision doesn’t decrese when the measured frequency becomes lower.This article first introduces the development of HDL , focusing on VHDL , present the step of design of VHDL . then it introduces the basic structure and the develop flow of FPGA device . in the end , it introduces the theory of cymometer and the specific implement of cymometer based on VHDL , emphasizing the theory of implementing BCD division. the function simulation and logic synthesis also come out, showing the correction of the design .Keywords: FPGA VHDL same-precision BCD division目录第一章前言............................................................................................................... 错误!未定义书签。
基于FPGA中8051核等精度频率计的设计
片 上 的 技 术 。 这 样 设 计 的 好 处 是 集 成 度 高 ， 不变 ，而常规 的直 测法 （在低频 时用测周期
ＲＡＭ类 型 ： 自动
移 植 方 便 ， 还 能 集 成 各 种 功 能 ， 比 如Ａ／Ｄ转 法 ，高频时用测频 率法 ），其精度 会随着被
时 钟 类 型 ： 双 时 钟 （分 开 的 输 入 输 出
如 图 ３所 示 ， 锁 相 环 为 软 件 自带 部 件 ，
计是在ＦＰＧＡ广泛应用 前一个适合 工业 生产 的 关闭 。设在一次 门控时间Ｔ 中对被测信 号计 对 其 设 置 如 下 ：
方案 。单片机性价 比较高 ，但 由于其 内部资 数值为Ｎ 。对标准 频率信 号 的计数值 为Ｎ 。
１．引言
计数 器 。标 准频率信 号 （Ｆ ）从ＣＯＵＮＴ１的时钟
如 图２所示 ，本设计 的ＩＰ核 于５１单片机
电 子 信 号 测 量 中 最 基 本 的 测 量 之 一 就 输 入端 输入 ；被测 信 号从 ＣＯＵＮＴ２的时 钟输 基 本类似 ，端 口和功能一样 ，差别在于５１单
是频率测量 ，随着 电子通 讯技术越发发 达， 入端 输入 ，设其实 际频 率为Ｆ ，测量 频率为 片机的输入输 出 口是双 向口，本 ＩＰ核 的是单
（１）ＲＡＭ２５６
各个 模块 ，比如计数器控 制模块 ，从而 实现 同而 被测信号频率 不同的情况下 ，等精度测
输 出总 线 ：８位
将 整 个 单 片 机 以 及 其 他 部 件 仿 真 在 一 片 芯 量 法 的 测 量 精 度 在 整 个 测 量 范 围 内 保 持 恒 定
存 储 容 量 ：２５６字 长
使 用 的 设 备 ：ＣｙｃｌｏｎｅＩＩ
学位论文—基于fpga的数字频率计的设计论文
基于FPGA 的数字频率计的设计2004级电子信息工程专业 何亚军 指导教师 曾技摘要 随着数字电子技术的发展，频率测量成为一项越来越普遍的工作，在电子工程、资源勘探等相关应用上，频率计是工程技术人员必不可少的测量工具。
因此，测频原理及方法的研究正受到越来越多的关注。
目前许多高精度的数字频率计都采用单片机加上外部的高速计数器来实现。
但难以提高计数器的工作频率，而且测量的精度不高。
因此采用可编程逻辑器件(FPGA)来实现数字频率计。
应用VHDL 进行自顶向下的设计，即使用VHDL 模型在所有综合级别上对硬件设计进行说明、建模和仿真测试。
通过逻辑综合后，把适配生成的配置文件，通过编程器向FPGA\CPLD 进行下载。
最后进行硬件调试与验证。
本设计的系统除了脉冲整形、显示部分的电路不在可编程电路之中，其余的电路都集成在可编程逻辑器件中。
本设计具有测频范围宽、精度高、可靠性高等优点。
符合现代EDA 设计的要求。
关键词 频率，可编程逻辑器件，电子设计自动化，硬件描述语言1 绪论在电子技术领域内，频率与电压一样，也是一个基本参数。
随着现代科技的发展，时间及频率计量的意义已日益明显。
例如，在卫星发射、导弹跟踪、飞机导航、潜艇定位、大地测量、天文观测、邮电通信、广播电视、交通运输、科学研究、生产及生活等各个方面，都需要对时间及频率的计量，也都离不开对时间及频率的计量。
因此，测频原理及方法的研究正受到越来越多的关注。
目前多用电子计数器测频，它具有测量精度高、速度快、自动化程度高、操作简便、直接显示数字等特点，尤其是与微处理器相结合，实现了程控化和智能化，构成智能化计数器。
目前，电子计数器几乎取代了模拟式测量仪器。
而电子计数器测频法又有两种实现方法：直接计数测频法和等精度测频法。
直接计数测频法只是简单地记下单位时间内周期信号的重复次数，其计数值会有1±个计数误差。
此方法的测量精度主要取决于基准时间和计数器的计数误差。
(完整版)基于FPGA的等精度频率计的设计与实现毕业论文
第一章课题研究概述1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
目前常用的测频方案有三种：方案一：完全按定义式Ｆ＝Ｎ／Ｔ进行测量。
被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。
用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1/ГX=N/TR。
此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。
方案二：对被信号的周期进行测量，再利用Ｆ＝１／Ｔ（频率＝１／周期）可得频率。
测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。
闸门输出的计数脉冲Ｎ＝ГX／TR，则TX=NГX。
但当被测信号的周期较短时，会使精度大大下降。
方案三：等精度测频，按定义式Ｆ＝Ｎ／Ｔ进行测量，但闸门时间随被测信号的频率变化而变化。
如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。
用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1/ГX=N/TR。
此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。
本次实验设计中采用的是第三种测频方案。
等精度频率计是数字电路中的一个典型应用，其总体设计方案有两种：方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。
其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。
方案二：采用可编程逻辑器件（CPLD）制作。
随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
基于FPGA的等精度频率计的设计毕业设计论文
毕业论文声明本人郑重声明：1．此毕业论文是本人在指导教师指导下独立进行研究取得的成果。
除了特别加以标注地方外，本文不包含他人或其它机构已经发表或撰写过的研究成果。
对本文研究做出重要贡献的个人与集体均已在文中作了明确标明。
本人完全意识到本声明的法律结果由本人承担。
2．本人完全了解学校、学院有关保留、使用学位论文的规定，同意学校与学院保留并向国家有关部门或机构送交此论文的复印件和电子版，允许此文被查阅和借阅。
本人授权大学学院可以将此文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本文。
3．若在大学学院毕业论文审查小组复审中，发现本文有抄袭，一切后果均由本人承担，与毕业论文指导老师无关。
4.本人所呈交的毕业论文，是在指导老师的指导下独立进行研究所取得的成果。
论文中凡引用他人已经发布或未发表的成果、数据、观点等，均已明确注明出处。
论文中已经注明引用的内容外，不包含任何其他个人或集体已经发表或撰写过的研究成果。
对本文的研究成果做出重要贡献的个人和集体，均已在论文中已明确的方式标明。
学位论文作者（签名）：年月关于毕业论文使用授权的声明本人在指导老师的指导下所完成的论文及相关的资料（包括图纸、实验记录、原始数据、实物照片、图片、录音带、设计手稿等），知识产权归属华北电力大学。
本人完全了解大学有关保存，使用毕业论文的规定。
同意学校保存或向国家有关部门或机构送交论文的纸质版或电子版，允许论文被查阅或借阅。
本人授权大学可以将本毕业论文的全部或部分内容编入有关数据库进行检索，可以采用任何复制手段保存或编汇本毕业论文。
如果发表相关成果，一定征得指导教师同意，且第一署名单位为大学。
本人毕业后使用毕业论文或与该论文直接相关的学术论文或成果时，第一署名单位仍然为大学。
本人完全了解大学关于收集、保存、使用学位论文的规定，同意如下各项内容：按照学校要求提交学位论文的印刷本和电子版本；学校有权保存学位论文的印刷本和电子版，并采用影印、缩印、扫描、数字化或其它手段保存或汇编本学位论文；学校有权提供目录检索以及提供本学位论文全文或者部分的阅览服务；学校有权按有关规定向国家有关部门或者机构送交论文的复印件和电子版，允许论文被查阅和借阅。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
目录前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第一章 FPGA及Verilog HDL．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.1 FPGA简介．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.2 Verilog HDL 概述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第二章数字频率计的设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.1 设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.2 频率测量．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.3．系统的硬件框架设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 2.4系统设计与方案论证．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 第三章数字频率计的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.1系统设计顶层电路原理图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.2频率计的VHDL设计．...．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 第四章软件的测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.1测试的环境——MAX+plusII．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.2调试和器件编程．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.3频率测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16基于FPGA的等精度频率计的设计与实现摘要：本文详细介绍了一种基于FPGA的高精度频率计。
首先论文概述了等精度测量频率的原理，该原理具有在整个测试频段内保持高精度频率测量的优点。
对于频率测量的一些主要参数、技术进行了讨论。
同时在该原理基础上，利用VHDL语言设计实现频率计内部功能模块；采用AT89S52单片机进行数据运算处理，利用液晶显示器对测量的频率、占空比等进行实时显示，可读性好；还使用C语言设计了该等精度频率计的主控程序以提高测量精度。
充分发挥FPGA的高速数据采集能力和单片机的高效计算与控制能力，使两者有机地结合起来。
在MUX+PULSⅡ EDA（电子设计自动化）开发平台上进行仿真、测试、并最终下载到FPGA芯片内部。
本设计实现了对频率变化范围较大的信号进行频率测量，能够满足高速度、高精度的测频要。
文章的最后总结了整个系统的性能和特点，提出了值得进一步研究和优化的地方，并展望了其应用前景。
利用等精度测量原理，通过FPGA 运用VHDL编程设计一个数字式频率计，精度范围在DC～100 MHz，给出实现代码和仿真波形。
设计具有较高的实用性和可靠性。
关键词：FPGA；等精度；频率计；VHDLDesign and Realization ofFrequency Meter with EqualPrecisionMeasurementon FPGAElectrical engineering and automation xu gangTutor yan shao minAbstract：This paper describes an FPGA-based high-precision frequency counter. First of all, such as paper provides an overview of the principle of frequency measurement accuracy, the principle of the test in the whole band has to maintain the advantages of high precision frequency measurement. Frequency measurement for some of the key parameters, technology is discussed. At the same time, based on the principle of the use of VHDL language design and implementation of the internal functions of the frequency module; using AT89S52 Single-chip data processing, the use of liquid crystal display of the measured frequency, duty cycle, such as real-time display, good readability; Also designed using the C language of the accuracy of frequency control procedures to enhance measurement accuracy. Give full play to the FPGA's high-speed data acquisition capabilities and high-performance single-chip computation and control, so that the two combine. In MUX + PULS Ⅱ EDA (electronic design automation) simulation platform to develop, test, and ultimately downloaded to the FPGA chip. Design and Implementation of the changes in the frequency range of signal frequency measurement, to meet the high-speed, high-precision frequency measurement should be. The lastarticle summarizes the overall system performance and characteristics of a worthy of further study and optimization of the place, and look forward to the prospect of its application.A digitalfrequency meter isdesigned by using equalprecision measurementtheory，pass FPGA and program projectonVHDL in this paper．The frequency meter′precision extension is DC～100 MHz．The paper give realization code and simulationwaveform，the system have upper practicability and dependability．Keywords：FPGA；equalprecision measurement；frequency meter；VHDL1. 前言1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。
直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量，本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用Verilog HDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
1.2基于FPGA的等精度频率计的发展现状采用FPGA现场可编程门阵列为控制核心，通过硬件描述语言Verilog HDL编程，在MAX+PLUSII仿真平台上编译、仿真、调试，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量方波、正弦波、三角波、矩齿波等各种常用的信号的频率，而且还能对其他多种物理量进行测量。
现场可编程门阵列FPGA(Field Programmable GateArray)属于ASIC产品，通过软件编程对目标器件的结构和工作方式进行重构，能随时对设计进行调整，具有集成度高、结构灵活、开发周期短、快速可靠性高等特点，数字设计在其中快速发展。
1. FPGA及Verilog HDL1.1 FPGA的简介：FPGA是英文Field Programmable Gate Array 的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。