第七～九讲 总线接口模块的设计要点

第七章较复杂时序逻辑电路设计 实践
概述
1.一个简单的状态机设计－－序列检测器
序列检测器就是将一个指定的序列从数字码流中识别出来。 本例中，我们将设计一个“10010”序列的检测器。设X为数 字码流输入，Z为检出标志输出，高电平表示“发现指定序 列”，低电平表示“没有发现指定序列”。考虑码流为 “110010010000100101…”，则如表所示。
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较复杂时序逻辑电路设计实践
－－序列检测器设计
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第七章较复杂时序逻辑电路设计实践
2.并行数据流转换为一种特殊串行数据流模块的设计。
设计两个可综合的电路模块:第一个模块能把4位的 平行数据转换为符合以下协议的串行数据流，数据流用 scl和sda两条线传输，sclk为输入的时钟信号，data[3:0] 为输入数据，d_ena为数据输入的使能信号。第二个模 块能把串行数据流内的信息接收到，并转换为相应16条 信号线的高电平，即若数据为1，则第一条线路为高电 平，数据为n，则第N条线路为高电平。
begin state<=IDLE;
end else
casex(state) IDLE:if(x==1) state<=A; A: if(x==0) state<=B; B: if(x==0) state<=C; C: if(x==1) state<=D; else state<=G; D: if(x==0) state<=E; else state<=A;
Parameter IDLE=3’d0, A=3’d1, B=3’d2, C=3’d3, D=3’d4, E=3’d5, F=3’d6, G=3’d7,
Assign z=(state==D && X==0)? 1:0;
always@(posedge clk or negedge rst) if (! rst)
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简化的RISC_CPU设计
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简化的RISC_CPU设计
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2. I 2C总线特征介绍
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2. I2C总线特征介绍
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3. 二线制I2C CMOS 串行EEPROM的写操作
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EEPROM的Verilog HDL程序
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EEPROM的Verilog HDL程序
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பைடு நூலகம்
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第七章较复杂时序逻辑电路设计实践
2.并行数据流转换为一种特殊串行数据流模块的设计。
通信协议：scl为不断输出的时钟信号，如果scl 为高电平，sda由高变低，串行数据流开始；如果 scl为高电平时，sda由低变高，串行数据结束。 sda信号的串行数据位必须在scl为低电平时变化， 若变为高则为1，否则为0。
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第七章较复杂时序逻辑电路设计实践
－－序列检测器设计
E: if(x==0) state<=C;
else state<=A; F: if(x==1)
state<=A; else state<=B; G: if(x==1)
state<=F; else state<=G; default: state<=IDLE; endcase endmodule
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第8章讲 I2C总线接口模块的设计
－复杂数字系统设计实践之一
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1.二线制 I2C CMOS串行EEPROM的简介
串行EEPROM一般具有两种写入方式，一种是字 写入方式，还有一种是页写入方式，允许在一个周期 内同时对一个字到一页的若干字节进行编程写入。一 页的大小取决于芯片内页寄存器的大小。在这里只编 写串行EEPROM的一个字的写入和读出方式的Verilog HDL的行为模型代码。
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EEPROM的Verilog HDL程序
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EEPROM的Verilog HDL程序
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EEPROM的Verilog HDL程序
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第七章较复杂时序逻辑电路设计实践
－－序列检测器设计
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Module seqdet(x,z,clk,rst);
Input x,clk,rst; Output z;
Reg[2:0] state; A=3’d1, Wire z;
时 钟
1
2
3
4
5
6
7
8
9
1
1
1
1
14 1
1
1
18 1
0123
567
9
X110010010000100101…
Z000001001000000010…
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－－序列检测器设计
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3. 二线制I2C CMOS 串行EEPROM的读操作
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EEPROM的Verilog HDL程序
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