电子设计自动化EDA技术实验五报告模板-8位循环移位寄存器
8位移位寄存器的设计
8位移位寄存器的设计1.设计原理：8位移位寄存器由8个D触发器组成，每个触发器都有一个数据输入端和一个时钟输入端。
在时钟上升沿到达时，将数据输入端的值传递到输出端，同时由上一个触发器的输出端传递给下一个触发器的输入端。
这样，在每个时钟周期内，数据会从寄存器的一端移动到寄存器的另一端。
2.功能：-数据存储：将输入的8位数据存储在寄存器中。
-数据移位：可以将寄存器中的数据向左或向右移动一位。
-数据传输：可以将寄存器中的数据传递给其他元件或模块。
3.设计步骤：设计一个8位移位寄存器的步骤如下：1)确定需要的数据输入和输出端口数量和类型。
2)选择合适的D触发器，每个触发器都有一个数据输入端D和一个控制输入端CLK。
3)将8个D触发器按照顺序连接起来，每个触发器的输出端连接到下一个触发器的输入端，形成一个移位寄存器。
4)定义时钟信号的激活边沿（上升沿或下降沿）。
5)设计时钟信号的生成电路，以便控制数据的移位操作。
6)连接数据输入端口和时钟信号的生成电路到移位寄存器的各个触发器。
7)连接数据输出端口到移位寄存器最后一个触发器的输出端。
4.应用：-数据缓存：将来自外部设备的数据存储在寄存器中，然后按需传递给其他模块。
-数据传输：通过移位寄存器将数据从一个模块传递到另一个模块，以实现数据通信。
-时序操作：通过移位寄存器来生成时序信号，控制其他模块的状态和行为。
-数据处理：通过移位寄存器将数据进行移位、旋转、倒序等操作，并输出结果。
-逻辑运算：通过移位寄存器将数据进行逻辑与、逻辑或、逻辑异或等操作。
总结：8位移位寄存器是一种常见且实用的数字逻辑元件，用于存储和移动8位二进制数据。
通过8个D触发器的组合，可以实现数据的存储、移位和传输等功能。
在数字电子系统中，8位移位寄存器被广泛应用于数据缓存、数据传输、时序操作、数据处理和逻辑运算等场景。
设计和理解8位移位寄存器对于数字电子系统的开发和优化是非常重要的。
eda考试实验报告
8位串行左移移位寄存器一、实验目的1.设计并实现一个8位串行左移移位寄存器，掌握时序电路设计方法2.熟练掌握ISE软件进行FPGA开发的过程以及试验箱的使用方法3.掌握使用VHDL创建测试文件的方法二、实验内容设计一个异步复位，同步并行装载的8位串行左移移位寄存器源代码：entity ss isPORT(clk,clr,ser,stld:IN STD_LOGIC;din: IN STD_LOGIC_VECTOR(0 TO 7) ;qh:OUT STD_LOGIC);end ss;architecture Behavioral of ss isSIGNAL reg:STD_LOGIC_VECTOR(0 TO 7);beginprocess(clk,clr)beginif clr='1' thenreg<=(others=>'0');elsif clk'event and clk='1'thenif stld='0'thenreg<=din;elsereg<=reg(1 to 7)&ser;end if;end if;end process;qh<=reg(0);end Behavioral;VHDL TEST BENCH 激励代码clk_process :processbeginclk <= '0';wait for 20 ns;clk <= '1';wait for 20 ns;end process;clr<='1','0' after 30 ns;din<="01010101";stld<='0','1' after 200 ns;ser<='0';process(clk,clr)beginif clr='1' thenreg<=(others=>'0');elsif clk'event and clk='1'then if stld='0'thenreg<=din;elsereg<=reg(1 to 7)&ser;end if;end if;end process;功能仿真：符合代码功能时序仿真：符合代码功能管脚配置NET "clk" LOC = E10;NET "clr" LOC = N17;NET "din[0]" LOC = B4;NET "din[1]" LOC = A4;NET "din[2]" LOC = D5;NET "din[3]" LOC = C5;NET "din[4]" LOC = A6;NET "din[5]" LOC = B6;NET "din[6]" LOC = E7;NET "din[7]" LOC = F7;NET "qh" LOC = F9;NET "ser" LOC = H18;NET "stld" LOC = L14;延时报告：All values displayed in nanoseconds (ns)Setup/Hold to clock clkSource | clk (edge) | clk (edge) |Internal Clock(s) | Phase |din<0> | 1.754(R)| -0.274(R)|clk_BUFGP | 0.000|din<1> | 0.938(R)| 0.379(R)|clk_BUFGP | 0.000|din<2> | 1.147(R)| 0.210(R)|clk_BUFGP | 0.000|din<3> | 1.135(R)| 0.220(R)|clk_BUFGP | 0.000|din<4> | 0.906(R)| 0.404(R)|clk_BUFGP | 0.000|din<5> | 0.499(R)| 0.729(R)|clk_BUFGP | 0.000|din<6> | 1.077(R)| 0.267(R)|clk_BUFGP | 0.000|din<7> | 0.833(R)| 0.462(R)|clk_BUFGP | 0.000|ser | 1.808(R)| -0.318(R)|clk_BUFGP | 0.000|stld | 4.327(R)| -1.768(R)|clk_BUFGP | 0.000|Clock clk to Pad| clk (edge) | | Clock |Destination | to PAD |Internal Clock(s) | Phase |qh | 7.232(R)|clk_BUFGP | 0.000|Clock to Setup on destination clock clk| Src:Rise| Src:Fall| Src:Rise| Src:Fall| Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|clk | 1.828| | | |连接电路板验证结果符合功能实验心得与体会。
8位移位寄存器的电路设计与版图实现
4，对仿真出的输入及输出波形图进行分析，观察是否与预期结果相同，完成课题设计。
2
2.1 EDA
现代电子设计技术的核心是EDA(Electronic Design Automation)技术[2]。EDA技术是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL(hardware description language)为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能[3]。EDA技术使得设计者的工作仅限于利用软件方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现[2]。
由Tanner EDA软件公司开发的一种可以进行IC设计以及对其进行验证的软件系统模块便是L-Edit Pro，效率以及性能等方面都具有超高的优越性，并且最显著的特点是交互式，从IC初步设计一直到最终输出以及最后的加工都被包含在这种软件模块强大且完整的功能之中，其优异的性能已经可以和国外盛名的百万美元级别的IC设计软件相提并论。L-Edit Pro主要包含的模块有：IC设计编辑器、自动布线系统、DRC规则检查器、组件提取器以及设计布局与电路netlist的比较器等，这些专业性以及针对性能较强的模块给一个完整的IC世纪以及验证都提供了极大的便利，使其解决变得容易许多，而且由于L-Edit Pro的功能的完善性，IC设计者以及生产商家们得到了更为快速简便且不影响其精确性的设计系统[5]。
关键词：Tanner EDA；L-Edit；移位寄存器，S-Edit
8 bits shift registestract
Electronic design automation,referred to as EDA,it is based on computers as the main tool,and Tanner EDA is a kind of software that complete the integrated circuit design on Windows platforms.Its Sub-Softwares include S-Edit，T-Spice，W-Edit，L-Edit and LVS and so on.S-Edit and L-Edit are commonly used software,S-Edit is primarily designed to achieve circuit,the latter is aimed primarily known circuit layout drawing,T-Spice can achieve schematic and layout simulation.We can achieve layout of the circuit design and a series of complete process layout used Tanner EDA tools.In this paper, Tanner EDA tools are mainly designed an 8-bit shift register.The shift register is mainly used for data conversion between parallel and serial, and the data processing tool operation or professional,its main structure is the trigger composition,flip-flop is a storage function,it can be used to store more hexadecimal code,In general N-bits register is composed of N trigger.Working principle of the shift register data under the action of the pulse, mainly the effect of the shift to the left or right,input and output of the way of serial and parallel free combination.This design is in Tanner on the EDA software platform to 8 bits shift register circuit design and simulation,then according to the circuit diagram on special L - Edit platform to complete the circuit layout implementation,until the finish is consistent with the results and expected results.
实验5移位寄存器
注意事项：
实验过程中认真分析实验原理编写代码，防止书本、书包等物品与实验设备接触，以免造成不必要的麻烦。
二．实验内容
1．实验现象与结果
（1）移位寄存器的VHDL实验代码如下：
library ieee;
use ieee.std_logic_1164.all;
signal reg8:std_logic_vector(7 downto 0);
begin
process(clk,load)
begin
if clk'event and clk='1'then
if load='1'then
reg8<=din;--装载新数据
elseownto 1);
应用：移位寄存器可以构成计数器，顺序脉冲发生器，串行累加器，串并转换，并串转换等。
教师评语及评分：
签名：年月日
entity shift is
port (clk,load:in std_logic;
din:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(7 downto 0);
qb:out std_logic);
end shift;
architecture behav of shift is
这里我们实现移位寄存器的VHDL表述与设计。移位寄存器是时序电路，其设计程序一定会涉及不完整条件语句的使用。这个设计是带有同步预置控制功能的8位右移移位寄存器。CLK是移位是时钟信号，DIN是8位并行预置数据端口，LOAD是并行数据预置使能信号，QB是串行输入端口，DOUT是移位并行输出。此电路的工作原理是：当CLK上升沿来到时进程被启动，如果这时预置使能LOAD为高电平，则将输入端口的8位二进制数并行置入移位寄存器中，作为串行右移输出的初始值；如果LOAD为低电平，则执行语句：
实验8移位寄存器实验报告
实验8移位寄存器实验报告移位寄存器实验报告（⼀）实验原理移位寄存器是⽤来寄存⼆进制数字信息并且能进⾏信息移位的时序逻辑电路。
根据移位寄存器存取信息的⽅式可分为串⼊串出、串⼊并出、并⼊串出、并⼊并出4种形式。
74194是⼀种典型的中规模集成移位寄存器，由4个RS 触发器和⼀些门电路构成的4位双向移位寄存器。
该移位寄存器有左移，右移、并⾏输⼊数据，保持及异步清零等5种功能。
有如下功能表 CLRN CLK S1 S0 × × × × 1 1 0 11 00 0 ⼯作状态 0 × 清零 1 0 保持1 ↑并⾏置数，Q 为ABCD 1↑串⾏右移，移⼊数据位为SRS11↑串⾏左移，移⼊数据位为SLS11↑保持（⼆）实验框图时钟脉冲输⼊串⾏输⼊并⾏输⼊ABCD清零输⼊模式控制输⼊并⾏输出QA 、QB 、QC 、QD74194移位寄存器（三）实验内容1.按如下电路图连接电路⼗个输⼊端，四个输出端，主体为74194.2.波形图参数设置：End time：2us Grid size:100ns波形说明：clk:时钟信号； clrn：置0s1s0:模式控制端 sl_r:串⾏输⼊端abcd：并⾏输⼊ qabcd：并⾏输出结论：clrn优先级最⾼，且低有效⾼⽆效；s1s0模式控制，01右移，10左移，00保持，11置数重载；sl_r控制左移之后空位补0或补1。
3.数码管显⽰移位（1）电路图（2）下载验证管脚分配：a,b,c,d:86,87,88,89 bsg[3..0]:99,100,101,102 clk:122 clk0:125 clrn:95 q[6..0]:51,49,48,47,46,44,43 s0,s1:73,72sl_r:82,83结论：下载结果与仿真结果⼀致，下载正确。
EDA技术实验报告完整版
福建农林大学金山学院信息工程类实验报告课程名称：EDA技术姓名：邱彬彬系：信息与机电工程系专业：电子信息工程专业年级：2010级学号：100201079指导教师：蔡剑卿职称：讲师2013年05月03日实验项目列表福建农林大学金山学院信息工程类实验报告系：信息与机电工程系专业：电子信息工程年级： 2010级姓名：邱彬彬学号： 100201079 实验课程： EDA技术实验室号：__田实405 实验设备号： 2B 实验时间： 2013年4月13日指导教师签字：成绩：实验一Quartus II 9.0软件的使用1．实验目的和要求本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。
2．实验原理利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。
Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。
3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。
利用Quartus II 9.0软件实现引脚锁定和编译文件下载。
利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。
5．实验内容及实验数据记录安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
EDA课程设计——移位寄存器的设计与实现
请画出下段程序的真值表，并说明该电路的功能。
河南科技大学课程设计说明书课程名称EDA技术与应用题目移位寄存器的设计与实现学院班级学生姓名指导教师日期EDA技术课程设计任务书班级：姓名：学号：设计题目：移位寄存器的设计与实现一、设计目的进一步巩固理论知识，培养所学理论知识在实际中的应用能力；掌握EDA 设计的一般方法；熟悉一种EDA软件，掌握一般EDA系统的调试方法；利用EDA软件设计一个电子技术综合问题，培养VHDL编程、书写技术报告的能力。
为以后进行工程实际问题的研究打下设计基础。
二、设计任务根据计算机组成原理中移位寄存器的相关知识，利用VHDL语言设计了三种不同的寄存器：双向移位寄存器、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。
三、设计要求（1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。
（2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。
（3）学习按要求编写课程设计报告书，能正确阐述设计和实验结果。
（4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。
四、设计时间安排查找相关资料（1天）、设计并绘制系统原理图（2天）、编写VHDL程序（2天）、调试（2天）、编写设计报告（2天）和答辩（1天）。
五、主要参考文献[1]江国强编著.EDA技术与实用(第三版).北京：电子工业出版社，2011.[2]曹昕燕，周凤臣.EDA技术实验与课程设计.北京：清华大学出版社,2006.5[3]阎石主编.数字电子技术基础.北京：高等教育出版社，2003.[4]MarkZwolinski.DigitalSystemDesignwithVHDL.北京：电子工业出版社，2008[5]AlanB.MarcovitzIntroductiontologicDesign.北京：电子工业出版社，2003指导教师签字：年月日移位寄存器的设计与实现摘要系统使用EDA技术设计了具有移位功能的寄存器，采用硬件描述语言VHDL进行设计，然后进行编程，时序仿真等。
EDA不同类型的移位寄存器设计报告
E D A实训实验报告课程名称：不同类型的移位寄存器设计专业：13自动化指导教师：学号：姓名：提交日期：2016-7-8实验一含同步预置功能的移位寄存器设计一、实验目的设计带有同步并预置功能的8位右移移位寄存器。
二、实验内容:CLK 是移位时钟信号，DIN是8位并行预置数据端口，LOAD是并行数据预置使能信号，QB是串行输出端口三、实验原理：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS -- 8位右移寄存器PORT ( CLK，LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT ISBEGINPROCESS (CLK, LOAD)VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THEN --检测时钟上升沿IF LOAD = '1' THEN REG8 := DIN;--由（LOAD='1'）装载新数据ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1);END IF;END IF;QB <= REG8(0); -- 输出最低位END PROCESS;END behav;引脚分配：四、实验过程：引脚设定五、实验结果：输出波形图实验二 8位串入并出移位寄存器电路的设计一、实验内容用VHDL语言实现8位串入并出移位寄存器电路的设计。
二、实验原理LIBRARY IEEE;USE IEEE.Std_logic_1164.all;ENTITY text ISPORT(a, b, clr, clock: IN BIT;q : BUFFER BIT_VECTOR(0 TO 7));END text;ARCHITECTURE one OF text ISBEGINPROCESS(a,b,clr,clock)BEGINIF clr= '0' THENq <= "00000000";ELSEIF clock'EVENT AND clock = '1'THENFOR i IN q'RANGE LOOPIF i = 0 THEN q(i) <= (a AND b);ELSEQ(i) <= q(i-1);END IF;END LOOP;END IF;END IF;END PROCESS;END one;保存本文本。
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南京工程学院
自动化学院
实验报告
课程名称电子设计自动化EDA技术实验项目名称8位循环移位寄存器
实验学生班级
实验学生姓名
同组学生姓名
实验时间
实验地点
实验成绩评定
指导教师签字
年月日
8位循环移位寄存器
的管脚如图：
其中D 表示输入的初始值，Sta 为开始移位信号，DOUT 表示当前数值；LD 表示预设计数值，LD 为“1”，初始计数值打入器件；LR 表示移位方向，LR 为‘0’，循环右移位，LR 为‘1’，循环左移位；CP 为移位脉冲。
四、实验方案设计、实验方法 1. 实验方案
8位循环移位寄存器的描述有多种方法，设计过程中可以采用图形编程，首先设计D 触发器，而后通过D 触发器的互联实现8位循环移位寄存器；也可通过VHDL 实现，采用计数脉冲CP 作为敏感量，CP 的每个上升沿，输出量Q 的每一位赋给左边一位或右边一位。
同时循环左移时，最高位赋给最低位，循环右移时，最低位赋给最高位，语句可采用case …when 、with …select 、if …then 以及加减运算等多种结构实现，详细方案与方法略。
本实验中根据真值表，通过VHDL 语言的if-then 结构实现8位循环移位寄存器。
2. 实验方法
D0 D1 D2 D3 D4 D5 D6 D7 CP LD LR
DOUT0 DOUT1 DOUT2 DOUT3 DOUT4 DOUT5 DOUT6 DOUT7
ARCHITECTURE sample OF cyreg IS
BEGIN
P1:PROCESS(CP,LD)
BEGIN
if LD='0' then
DOUT<=D;
elsif CP'EVENT AND CP='0' then
if LR='1' then
DOUT<=DOUT(6 DOWNTO 0)&DOUT(7);
elsif LR='0' then
DOUT<=DOUT(0)&DOUT(7 DOWNTO 1);
end if;
end if;
END PROCESS P1;
END sample;
2. 器件及管脚逻分配图
管脚分配情况如图，所选器件为EPM7032AELCC44-4
3. 仿真波形
8位循环移位寄存器的仿真波形如下图，从波形可以得出，输入输出满足前文真值表，设计电路功能达到设计要求
4. 时序分析图
上述时间分析可以得到，输出信号存在3ns的时间延迟，它主要与器件速。