EDA电子设计自动化知识点总结
EDA知识点汇总
第一章概述1.1EDA技术EDA(Electronic Design Automation)电子设计自动化EDA技术在硬件方面融合了…FPGA(field programmable gate array)现场可编程门阵列、CPLD(complex programmable logic device)可编程逻辑器件、编程下载技术、自动测试技术。
1.2硬件描述语言VHDL的英文全名是VHSIC(Very High Speed Integrated Circuit)Hardware Description Language.与Verilog相比，VHDL的优势：（1）语法比Verilog严谨，通过EDA工具自动语法检查，易排除许多设计中的疏忽。
（2）有很好的行为级描述能力和一定的系统级描述能力，而Verilog建模时，行为与系统级抽象及相关描述能力不及VHDL。
与Verilog相比，VHDL的不足：（1）VHDL代码比较冗长，在相同逻辑功能描述时，Verilog的代码比VHDL少许多。
（2）VHDL对数据类型匹配要求过于严格，初学时会感到不是很方便，变成耗时也较多；而Verilog支持自动类型转换，初学者容易入门。
（3）VHDL对版图级、管子级这些较为底层的描述级别，几乎不支持，无法直接用于集成电路底层建模。
1.4HDL综合（理解）综合（Synthesis），定义：把抽象的实体结合成单个或统一的实体。
综合环节：（1）从自然语言转换到VHDL语言算法标书，即自然语言综合。
（2）从算法标书转换到寄存器传输级（Register Transport Level,RTL）的表述，即从行为域到结构域的综合，即行为综合。
（3）从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合。
（4）从逻辑门表述转换到版图级表述（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
显然综合器是能自动将一种设计表述形式下那向另一种设计表述形式转换的计算机程序，或协助进行手工转化程序。
eda数字系统设计自动化知识点
eda数字系统设计自动化知识点
EDA数字系统设计自动化主要包含以下几个知识点：
1.EDA技术概述：EDA技术即电子设计自动化技术，是以计算机为工具，使用通用软件包，开展电子电路设计、电子电路仿真、PCB设计，CPLD/FPGA设计，IC设计等工作。
它是基于大规模可编程器件的，以硬件描述语言HDL来完成表达，实现对逻辑的编译化简、分割、布局、优化等目标的一门新技术。
2.EDA技术实现目标：EDA技术的目标是电子系统设计，具体包括ASIC设计和PCB设计两部分。
3.可编程逻辑器件PLD：PLD的应用与集成规模的扩大为数字系统的设计带来了极大的方便和灵活性，变革了传统的数字系统设计理念、过程、方法。
通过对PLD技术不断地改进提高，EDA技术应运而生。
4.ASIC设计与应用：ASIC是一种具有专门功能的集成电路，通常也被称为IC、芯片。
EDA技术被广泛应用于ASIC设计。
5.FPGA设计与应用：FPGA是现场可编程门阵列的简称，也是一种常见的数字系统设计自动化工具。
通过EDA技术，操作者可以通过利用软件来实现对硬件功能的一个描述，之后利用FPGA/CPLD才可得到最终设计结果。
6.CPLD设计与应用：CPLD是复杂可编程逻辑器件的简称，与FPGA一样，是EDA技术应用的重要领域。
此外，还需要掌握硬件描述语言（如VHDL或Verilog）、仿真工具（如ModelSim）、布局布线工具（如Allegro或Palladium）等EDA工具的使用。
电子eda知识点总结
电子eda知识点总结一、概述电子EDA(Electronic Design Automation)是指电子设计自动化，是一种通过计算机来辅助设计和验证电子电路的工具和技术。
电子EDA在电子行业中扮演着重要的角色，帮助工程师们提高设计效率和品质，缩短产品研发周期，降低设计成本。
二、电子EDA的主要技术和应用1. 电子EDA的主要技术电子EDA的主要技术包括：原理图设计、电路仿真、PCB设计、射频集成电路设计、封装设计、设计规约与强制约束等。
这些技术为电子设计提供了全方位的支持，帮助设计者快速、准确地完成电子电路的设计。
2. 电子EDA的应用领域电子EDA广泛应用于各种电子产品的设计与制造，例如消费类电子产品、通信设备、汽车电子、工业控制、医疗器械等。
此外，电子EDA还在教育和科研领域得到广泛应用，为学生和研究人员提供了设计、仿真、验证等方面的工具支持。
三、电子EDA的关键技术和方法1. 原理图设计原理图是电子电路设计的基础，原理图设计工具提供了方便快捷的方式来创建和编辑电路图。
在原理图设计过程中，设计者可以选择合适的元件进行设计，建立电路连接关系，进行布线以及进行一些基本的参数设置。
EDA工具提供了丰富的元件库，设计者可以根据需要选择合适的元件进行设计。
2. 电路仿真电路仿真是电子EDA中非常重要的一环，它可以帮助设计者在没有实际硬件的情况下，通过计算机模拟（仿真）电路的工作情况。
电路仿真可以帮助设计者评估电路的性能、稳定性和可靠性，找出问题并做出改进。
常见的电路仿真工具有OrCAD，Proteus，Multisim等。
3. PCB设计PCB设计是电子产品开发中非常重要的一环，PCB设计工具可以将原理图转化为实际的电路板。
PCB设计包括布线、阻抗匹配、信号完整性分析、EMI/EMC分析等方面。
现在的PCB设计工具能够提供非常直观、可靠、高效的设计方案。
4. 射频集成电路设计射频集成电路是电子产品中非常重要的一部分，射频集成电路设计要求对高频、微波、毫米波等射频电路进行设计、仿真、布局、布线等。
EDA复习要点
第1章 EDA技术概述1. EDA：EDA(Electronic Design Automation)电子设计自动化，EDA技术依赖于强大的计算机，在EDA工具软件平台上，对以HDL(Hardware Description Language--硬件描述语言)为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试等项功能，直至实现既定性能的电子线路系统功能。
2. EDA的设计输入有：图形输入方式：原理图输入，状态图输入；HDL文本输入：VHDL，Verilog3. 常用缩写FPGA(Field Programable Gate Araay)CPLD(Complex Programmable Logic Device)ASIC(Application Specific Interated Circuit)SOC(System on a Chip)SOPC(System-on-a-Programmable-Chip)HDL(Hardware Description Language)IP(Intellectual Property)CAD(Computer Aided Design)CAM(Computer Aided Manufacturing)CAT(Computer Aided Test)CAE(Computer Aided Engineering)CAA(Computer Aided Analysis)4．综合(Synthesis)：将用行为和功能层次表达的系统转换成低层次的便于具体实现的模块组合装配过程。
整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。
5．适配：适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
EDA总结知识点
EDA总结知识点EDA总结知识点：第一章的定义: 是电子设计自动化的概念发展起来的。
狭义EDA和广义EDA，本书我们主要研究的是狭义的EDA。
狭义EDA：以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真等等一系列的工作，最终形成集成电子系统或专用集成芯片的新技术。
也称为：IES/ASIC自动设计技术。
广义的EDA：包括狭义的EDA，还包括计算机辅助分析CAA技术用软件的方式设计硬件用软件方式设计的系统到硬件系统的转换是有关的开发软件完成设计过程中可用有关软件进行各种仿真；系统可现场编程，在线升级；整个系统可集成在一个芯片上，体积小、功耗低、可靠性高； EDA 技术进入21世纪后得到了更大的发展，主要表现在：1）使得电子设计成果以自主知识产权的方式得以明确表达和确认成为可能； 2）在仿真和设计两个方面支持标准语言的功能强大的EDA软件不断推出；3）电子技术领域全方位融入EDA领域，例如：软件无线电的迅速崛起，模拟电路系统硬件描述语言的表达和设计的标准化，系统可编程模拟器件的出现等4）电子领域各学科的界限更加模糊，互为包容:模拟与数字，软件与硬件、系统与器件、ASIC与FPGA、行为与结构等。
5）更大规模的FPGA/CPLD器件的不断推出；6）用于ASIC设计的标准单元的推出，该标准单元已涵盖大规模电子系统以及复杂IP模块。
7）软硬件IP核在电子行业的产业领域得到进一步的确认。
8）soc高效低成本设计技术的成熟； 9）系统级行为验证硬件描述语言的出现，使得复杂电子系统的设计和验证变简单。
10）在FPGA上实现DSP的应用； 11）嵌入式处理器软核的成熟；1、3 硬件描述语言：主要包括：VHDL Verilog HDL System Verilog System CVHDl语言具有很强的电路描述和建模能力VHDl语言具有与具体硬件电路无关和与设计平台无关的优点主要的描述设计方法：1）自顶向下 2）自底向上 3）混合方法。
EDA总结知识点
EDA总结知识点：第一章1.1.1EDA的定义: 是电子设计自动化（Electrion Design Automation)的缩写，是90年代初，从计算机计算机辅助设计CAD，计算机辅助制造CAM，计算机辅助测试CAT和计算机辅助工程（CAE）的概念发展起来的。
狭义EDA和广义EDA，本书我们主要研究的是狭义的EDA。
狭义EDA：以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真等等一系列的工作，最终形成集成电子系统或专用集成芯片的新技术。
也称为：IES/ASIC自动设计技术。
广义的EDA：包括狭义的EDA，还包括计算机辅助分析CAA技术（PSPICE, EWB，MATLAB),印刷电路版计算机辅助设计pcb-cad技术（例如：protel,orcad),因为广义的EDA 技术中，CAA技术和pcb-cad技术不具备逻辑综合和逻辑适配等功能，因此我们不能称之为真正意义上的EDA技术，称为现代电子设计技术更好。
利用EDA技术进行电子系统的设计，具有以下特点：（1）用软件的方式设计硬件（2）用软件方式设计的系统到硬件系统的转换是由有关的开发软件完成（3）设计过程中可用有关软件进行各种仿真；（4）系统可现场编程，在线升级；（5）整个系统可集成在一个芯片上，体积小、功耗低、可靠性高；EDA技术进入21世纪后得到了更大的发展，主要表现在：1）使得电子设计成果以自主知识产权的方式得以明确表达和确认成为可能；2）在仿真和设计两个方面支持标准语言的功能强大的EDA软件不断推出；3）电子技术领域全方位融入EDA领域，例如：软件无线电的迅速崛起，模拟电路系统硬件描述语言的表达和设计的标准化，系统可编程模拟器件的出现等4）电子领域各学科的界限更加模糊，互为包容:模拟与数字，软件与硬件、系统与器件、ASIC与FPGA、行为与结构等。
EDA设计知识点总结
EDA设计知识点总结EDA（Electronic Design Automation）电子设计自动化，在现代电子产品设计中扮演着重要角色。
通过使用EDA工具，设计工程师可以更高效、更准确地完成电路设计和验证。
本文将对EDA设计中的一些重要知识点进行总结，帮助读者更好地了解和应用EDA技术。
一、电路设计流程电路设计流程是EDA设计的基础，一般包括以下主要步骤：1. 需求分析：明确设计需求，包括电路功能、性能、功耗等方面的要求。
2. 电路原理设计：通过分析电路功能，确定适合的电路拓扑结构。
3. 电路仿真验证：使用仿真工具验证电路设计的性能和功能是否满足需求。
4. 器件选型：根据电路需求选择合适的器件，包括芯片、电阻、电容、电感等。
5. PCB布局：根据电路原理图进行PCB布局设计，考虑信号完整性、电磁兼容等问题。
6. 电路板制造生产：将PCB布局文件发送给PCB厂商进行制造，得到成品电路板。
7. 组件焊接和调试：将电路器件焊接到电路板上，并进行功能验证和调试。
二、EDA工具介绍EDA工具是实现电子设计自动化的核心工具，主要包括以下几类：1. 电路仿真工具：如CircuitSim、SPICE等，用于对电路进行性能和功能的仿真验证。
2. PCB设计工具：如Altium Designer、Cadence Allegro等，用于进行PCB布局设计。
3. 硬件描述语言工具：如VHDL、Verilog等，用于进行数字电路设计和验证。
4. 物理设计工具：如Cadence Encounter、Synopsys IC Compiler等，用于进行芯片布图设计。
5. 逻辑合成工具：如Synopsys Design Compiler、Cadence Genus等，用于将高级语言代码转化为电路网表。
三、电路仿真与验证电路仿真是EDA设计中非常重要的环节，用于验证电路设计的正确性和性能。
常用的仿真工具有SPICE家族（如HSPICE、Spectre）、Xyce等。
EDA基础总结
E D A基础总结综述部分1.EDA的中文全称为电子设计自动化,英文全名为Electronic Design Automation;2.EDA平台常用的两种输入电路的方法是：电路原理图输入法、HDL输入法;3.EDA平台工作流程：电路输入、综合优化、功能仿真、布局布线、门级仿真;数字电路部分1.EDA中常用的仿真语言为Verilog和VHDL;2.VHDL其英文全名为VHSIC Hardware Description Language,而VHSIC则是Very HighSpeed Intergeraterd Circuit的缩写词,意为甚高速集成电路,故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言;3.Verilog HDL其英文全名为Verilog Hardware Decription Language,HDL中文译名为硬件描述语言;4.Verilog和VHDL的比较共同点：能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用;不同点：Verilog在系统级抽象方面略差,VHDL在门级开关电路方面略差;5.软核、固核和硬核软核：功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog 模型;固核：在某一种现场可编程门列器件上实现的经验证是正确的,且总门数在5000门以上的电路结构编码文件;硬核：在某一种专用集成电路工艺的器件上实现的,经验证是正确的,且总门数在5000门以上的电路结构版图掩膜;6.自顶向下Top Down设计7.自底向上Down Top设计8.名词解释：ASIC：Application Specific Integrated Circuit,专用集成电路;FPGA：Field Programmable Gate Array,现场可编程门阵列;PLD：Programmable Logic Device,可编程逻辑器件;Verilog编程题：数据比较器2位//数据比较器module compare equal, a, b;input a,b;output equal;reg equal;always a or bif a == bequal = 1;elseequal = 0;endmodule//数据比较器测试代码`timescale 1ns/1ns`include "./1-1.v"module t;reg a,b;wire equal;initialbegina=0;b=0;100 a=0; b=1;100 a=1; b=1;100 a=1; b=0;100 a=0; b=0;100 $stop;endcompare m.equalequal, .aa, .bb; endmodule数据比较器8位module compare8equal, a, b;input 7:0a, b;output equal;reg equal;always a or bif a > bbeginequal = 1;endelsebeginequal = 0;endendmodule分频器module half_clkreset, clk_in, clk_out; input clk_in, reset;output clk_out;reg clk_out;always posedge clk_inbeginifreset clk_out = 0;else clk_out = ~clk_out;endendmodule10M时钟分频为500Kmodule fdivision RESET, MB, KB;input MB, RESET;output KB;reg KB;reg 7:0 j;always posedge MBif RESETbeginKB <= 0;j <= 0;endelsebeginif j == 19begin j <= 0;KB <= ~KB;endelsej <= j+1;endendmodule译码电路`define plus 3'd0`define minus 3'd1`define band 3'd2`define bor 3'd3`define unegate 3'd4module aluout, opcode, a, b;output7:0 out;reg7:0 out;input2:0 opcode;input7:0 a,b;always opcode or a or bbegincaseopcode`plus: out = a + b;`minus: out = a - b;`band: out = a & b;`bor: out = a | b;`unegate: out = ~a;default: out = 8'hx;endcaseendendmodule八路数据选择器module selecting8addr, in1, in2, in3, in4, in5, in6, in7, in8, dataout, reset; input 2:0 addr;input 3:0 in1,in2,in3,in4,in5,in6,in7,in8;input reset;output 3:0 dataout;reg 3:0 dataout;always addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or reset beginifresetcaseaddr3'b000: dataout = in1;3'b001: dataout = in2;3'b010: dataout = in3;3'b011: dataout = in4;3'b100: dataout = in5;3'b101: dataout = in6;3'b110: dataout = in7;3'b111: dataout = in8;endcaseelsedataout = 0;endendmodule逻辑运算电路module tryfunctclk, n, result, reset;output31:0 result;input3:0 n;input reset, clk;reg31:0 result;always posedge clkbeginif resetresult <=0;elsebeginresult <= nfactorialn/n2+1;endendfunction 31:0 factorial;input 3:0 operand;reg 3:0 index;beginfactorial = operand 1:0;for index = 2; index <= operand; index = index + 1 factorial = index factorial;endendfunctionendmodulemodule tryfunctclk, n, result, reset;output31:0 result;input3:0 n;input reset, clk;reg31:0 result;always posedge clkbeginif resetresult <=0;elsebeginresult <= nfactorialn/n2+1;endendfunction 31:0 factorial;input 3:0 operand;reg 3:0 index;beginfactorial = operand 1:0;for index = 2; index <= operand; index = index + 1 factorial = index factorial;endendfunctionendmodule高速排序组合逻辑module sort4ra, rb, rc, rd, a, b, c, d;output3:0 ra, rb, rc, rd;input3:0 a, b, c, d;reg3:0 ra, rb, rc, rd;reg3:0 va, vb, vc, vd;always a or b or c or dbegin{va, vb, vc, vd} = {a, b, c, d};sort2va, vc;sort2vb, vd;sort2va, vb;sort2vc, vd;sort2vb, vc;{ra, rb, rc, rd} = {va, vb, vc, vd};endtask sort2;input3:0x, y;reg3:0 tmp;if x > ybegintmp = x;x = y;y = tmp;endendtaskendmodule检测5位二进制序列10010module seqdetx, z, clk, rst, state;input x, clk, rst;output z;output2:0 state;reg2:0 state;wire z;parameter IDLE = 'd0, A = 'd1, B = 'd2, C = 'd3, D = 'd4, E = 'd5, F = 'd6, G = 'd7; assign z = state == E && x == 0 1:0;always posedge clkif rstbeginstate <= IDLE;endelsecase stateIDLE:if x == 1beginstate <= A;endA:if x == 0beginstate <= B;endB:if x == 0beginstate <= C;endelsebeginstate <= F;endC:if x == 1beginstate <= D;endelsebeginstate <= G;endD:if x == 0beginstate <= E;endelsebeginstate <= A;endE:if x == 0beginstate <= C;endelsebeginstate = A;endF:if x == 1beginstate <= A;endelsebeginstate <= B;endG:if x == 1beginstate <= F;enddefault:state = IDLE;endcaseendmodule模拟电路部分1.目前,集成电路最常用的材料是单晶硅;2.集成电路的生产由设计、制造、封装三部分组成;3.集成电路中基片主要制作工艺为：光刻、扩散、注入、刻蚀、键合;4.集成电路中基片的制造步骤为：光刻、扩散、注入、刻蚀;5.衡量集成电路产业水平的两个主要参数为：硅晶圆片直径和光刻精度特征尺寸;这两个参数在业界达到的水平为：硅晶圆片直径12英寸300mm,光刻精度0.13um;主流水平为：硅晶圆片直径200mm,光刻精度0.18um;6.模拟电路中常用的仿真算法是SPICE,英文全名为Simulation Program with IntegratedCircuit Emphasis;7.世界上设计EDA软件实力最强的两个公司为Cadence和Synopsys;其中,Cadence的优势为电路布局布线,Synopsys的优势为逻辑综合仿真;8.WorkBench是加拿大IIT公司推出的电子线路仿真软件;它可以对模拟、数字和模拟/数字混合电路进行仿真,克服了传统电子产品的设计受实验室客观条件限制的局限性,用虚拟的元件搭接各种电路,用虚拟的仪表进行各种参数和性能指标的测试;特点如下：1系统集成度高,界面直观,操作方便;2具备模拟、数字及模拟/数字混合电路仿真;3提供较为丰富的元器件库;4电路分析手段完备;5输出方式灵活;6兼容性好;9.SPICE语言举例：EXAMPLE 文件名任意名都可以但必须要有VCC 8 0 12 电源正极接于节点8 负极接于0 电压为12VVEE 0 9 12 电源正极接于节点0,负接接于节点9,电压为12V;VIN 1 0 AC 1 SIN0 0.1 5MEG 信号源VIN 接于1 和接点0;交流1V 进行交流分析同时加一个正弦信号直流偏置为0,振幅为0.1V频率为5M的交流信号源,进行瞬态分析; RC1 8 4 10K 电阻RC1 分别接于节点8 节点4;阻值为10K;RC2 8 5 10K 电阻RC2 分别接于节点8 节点5;阻值为10K;RS 2 1 1K 电阻RS 分别接于节点 1 节点0;阻值为1K;RS1 8 7 20K 电阻RS1 分别接于节点8 节点7 阻值为20K;RS2 3 0 1K 电阻RS2 分别接于节点3 节点0 阻值为1K;Q1 4 2 6 MOD1 三极管Q1 CBE 分别接于节点 4 2 6 模型为MOD1Q2 5 3 6 MOD1 三极管Q2 CBE 分别接于节点 5 3 6 模型为MOD1Q3 6 7 9 MOD1 三极管Q3 CBE 分别接于节点 6 7 9 模型为MOD1Q4 7 7 9 MOD1 三极管Q4 CBE 分别接于节点 7 7 9 模型为MOD1.OP 求出直流工作点.本电路共有9个节点;温度值为27度;.DC VIN -.15 .15 .01 DC为直流分析语句,分析输入电压从-0.15V 到0.15V扫描特性,每0.1V作一次分析;.PRINT DC V4 V5 .PRINT 为打印语句,其中DC是打印直流内容,这里规定打印节点4和5上的电位,既相对地参考点的电压随输入的变化关系;.PLOT DC V4 V5 .PLOT为绘图语句,其中DC表示绘制直流分析的传输特性,说明是绘制V4 V5的输出电压和VIN关系曲线;.TF V5 VIN .TF是转移函数分析语句,该句表示计算直流分析时,小信号输出电压V5和输入电压VIN的转移函数值,输入电阻和输出电阻;.AC DEC 10 25K 250MEG .AC是交流分析语句,是在规定的频率范围内从25K到250M进行频域分析DEC表示按数量级变化,10表示每一数量级中取的分析点数目; .PRINT AC VM5 VP5 打印AC分析VM5VP5的取点数;.PLOT AC VM5 VP5 绘制AC分析VM5VP5的取点数;.TRAN 4N 100N 1N .TRAN是瞬态分析语句,并规定了打印或绘图时间增量为4N秒,计算终止时间为100N秒,打印或绘图开始时间1NS;.PRINT TRAN V5 V4 .打印出4.5点的电压随时间变化;.PLOT TRAN V5 V4 .绘图出节点4.5的电压随时间变化;.END 结束语句...一定要有;。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1、实体界面说明中端口的模式有四种端口模式为：1、IN相当于只可输入的引脚；2、OUT相当于只可输出的引脚；3、BUFFER相当于带输出缓冲器并可以回读的引脚；4、INOUT相当于双向引脚；2、嵌入式阵列块EAB能实现存储功能，每个EAB提供2048比特，可完成ROM,RAM,双口RAM或者FIFO功能。
3、VHDL程序设计中的两大基本描述语句是顺序语句，并行语句。
4、FLEX10K的结构提供了两条专用高速通道，即进位链和级联链。
5、常用的源程序输入方式有原理图输入方式、状态图输入方式、VHDL软件程序的文本方式。
6、FPGA的可编程互连线分为通用互连、直接互连、长线。
7、FPGA（现场可编程门阵列）结构可分为三部分：可编程逻辑单元、可编程输入/输出单元、可编程连线。
8、CPLD（复杂可编程逻辑器件）的结构可分为三部分：可编程逻辑宏单元、可编程输入/输出单元、可编程内部连线。
9、结构体的三种描述方式：行为级描述、数据流级描述、结构级描述。
10、EDA设计几个描述层次：行为级描述、寄存器传输级描述（RTL）、门级描述、版图级描述。
11、构成一个完整的VHDL语言程序的五大基本结构：实体（ENTITY）、结构体(ARCHITECURE)、配置(CONFIGURATION)、库(LIBRARY)、程序包(PACKAGE)。
12、VHDL的子程序有过程和函数两种类型，具有可重载性。
13、数字ASIC设计方法有两种：全定制法、半定制法（门阵列法、标准单元法、可编程逻辑器件法）。
14、数字系统的模型：数据处理子系统和控制子系统。
15、数字系统设计方法：模块设计法、自顶向下设计法、自底向上设计法。
16、EDA的工程设计流程：原理图/HDL文本输入→功能仿真→综合→适配→时序→仿真→编辑下载→硬件测试。
17、FPGA的配置流程：芯片初始化、芯片配置和起动。
18、转向控制语句共有五种：IF 语句、CASE 语句、LOOP 语句、NEXT 语句和EXIT 语句。
19、并行信号赋值语句有三种形式：简单信号赋值语句、条件信号赋值语句和选择信号赋值语句。
20、条件信号赋值语句与什么语句等效：条件信号赋值语句与进程中的多选择IF语句等价。
21、目前世界上有几十家CPLD/FPGA的公司，最大的三家是：xilinx Alera Lattic22、CPLD中的I/O控制模块基本主要由输出极性转换电路、触发器、输出三态缓冲器三部分和它们相关的选择电路组成23、VHDL语言的数据对象有：常量、变量、信号24、设计过程的仿真有：行为仿真、功能仿真、时序仿真25、IspLSI/pLSI逻辑器件的结构主要包括：通用逻辑块、巨块结构、全局时钟结构、I/O单元（通用逻辑块、全局布线区、输出布线区、加密单元）26、VHDL的数据类型：标量型，复合类型，存取类型，文件类型27、进程语句结构的三个组成部分：进程说明部分，顺序描述语句部分，敏感信号参数表28利用EDA技术进行电子系统的设计，具有以下几个重要的特点（1）用软件方式设计硬件。
（2）用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的。
（3）设计过程中可用有关软件进行各种仿真。
（4）系统现场可编程，在线升级。
（5）整个系统可集成在一个芯片上，具有体积小、功耗低、可靠性高等特点。
（6）从以前的“组合设计”转向真正的“自由设计”。
（7）设计的移植芯性好，效率高。
（8）非常适合分工设计，团体协作。
因此，EDA技术是现代电子设计的发展趋势。
29、什么叫FPGA的配置模式？FPGA器件有哪几种配置模式？答：FPGA的配置模式是指FPGA用来完成设计时的逻辑配置和外部连接方式。
逻辑配置是指经过用户设计输入并经过开发系统编译后产生的配置数据文件，将其装入FPGA芯片内部的可配置存储器的过程，简称FPGA的下载。
只有经过逻辑配置后，FPGA才能实现用户需要的逻辑功能。
FPGA器件有哪几种配置模式：（1）主动串行配置模式,（2）主动并行配置模式,(3)外设配置模式,(4)从动串行配置模式,(5)菊花链配置模式。
30、FLEX 10K系列器件的主要组成部分是什么？答：每个FLEX10K器件包含一个实现存储和专用逻辑功能的嵌入阵列、一个实现一般逻辑的逻辑阵列、快速互连通道和输入/输出（I/O）模块。
嵌入阵列和逻辑阵列的结合提供了嵌入式门阵列的高性能和高密度，可以使设计者在某个器件上实现一个完整的系统。
31、FLEX 10K系列器件中的EAB的特点及作用是什么？答：嵌入阵列块(EAB)实现存储功能时，每个EAB 提供2048比特，可以用来完成RAM、ROM、双口RAM 或者FIFO功能。
实现逻辑功能时，每个EAB可以提供100～600门以实现复杂的逻辑功能，如实现乘法器、微控制器、状态机和DSP(数字信号处理)功能。
EAB 可以单独使用或多个EAB联合使用以实现更强的功能。
32、EDA的涵义：狭义的EDA技术是指以大规模可编程逻辑器件为载体，以硬件描述语言HDL为系统逻辑的主要表达方式，借助功能强大的计算机，在EDA工具软件平台上，对用HDL描述完成的设计文件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑简化、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片ASIC的一门新技术。
33、常用的硬件描述语言有哪几种？这些硬件描述语言在逻辑描述方面有什么区别？答：常用的硬件描述语言有VHDL、Verilog、ABEL。
VHDL：作为IEEE的工业标准硬件描述语言，在电子工程领域，已成为事实上的通用硬件描述语言;逻辑综合能力强，适合行为描述。
Verilog：支持的EDA工具较多，适用于RTL级和门电路级的描述，其综合过程较VHDL稍简单，但其在高级描述方面不如VHDL。
ABEL：一种支持各种不同输入方式的HDL，被广泛用于各种可编程逻辑器件的逻辑功能设计，由于其语言描述的独立性，因而适用于各种不同规模的可编程器件的设计。
34、可编程器件的编程元件有哪些？有下列五种编程元件：1、熔丝型开关（一次可编程，要求大电流）；2、可编程低阻电路元件（多次可编程，要求中电压）；3、EPROM的编程元件（需要有石英窗口，紫外线擦除）4、EPROM的编程元件；5基于SRAM的编程元件；35、EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。
36、直译的部分：FPGA直译为：现场可编程门阵列；CPLD直译为：复杂可编程逻辑器件；CDA直译为：计算机辅助设计；（Computer Assist Design）;CAE直译为：计算机辅助工程设计（Computer Assist Engineering）;EDA直译为：电子设计自动化（Electronic Design Automation）；ISP直译为：在系统可编程特性(In System Programmability)；37、信号与变量的区别有哪些？信号可以用来描述哪些硬件特性？答：变量赋值与信号赋值的区别在于，变量具有局部特征，它的有效只局限于所定义的一个进程中，或一个子程序中，它是一个局部的、暂时性数据对象(在某些情况下)。
对于它的赋值是立即发生的(假设进程已启动)，即是一种时间延迟为零的赋值行为。
信号则不同，信号具有全局性特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他的实体进行通信(端口本质上也是一种信号)。
信号的赋值并不是立即发生的，它发生在一个进程结束时。
赋值过程总是有某种延时的，它反映了硬件系统并不是立即发生的，它发生在一个进程结束时。
赋值过程总是有某些延时的，它反映了硬件系统的重要特性，综合后可以找到与信号对应的硬件结构，如一根传输导线、一个输入/输出端口或一个D触发器等。
38、Case语句有什么特点？其分支条件使用时有哪些注意事项？答：CASE语句根据满足的条件直接选择多项顺序语句中的一项执行。
用来描述总线或编码、译码行为。
可读性比IF语句强。
使用CASE语句需注意以下几点：1) 条件句中的选择值必须在表达式的取值范围内。
2) 除非所有条件句中的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句中的选择必须用“OTHERS”表示。
它代表已给的所有条件句中未能列出的其他可能的取值，这样可以避免综合器插入不必要的寄存器。
这一点对于定义为STD_LOGIC和STD_LOGIC_VECTOR数据类型的值尤为重要，因为这些数据对象的取值除了1和0以外，还可能有其他的取值，如高阻态Z、不定态X 等。
3) CASE语句中每一条件句的选择只能出现一次，不能有相同选择值的条件语句出现。
4) CASE语句执行中必须选中，且只能选中所列条件语句中的一条，这表明CASE语句中至少要包含一个条件语句。
39、Loop语句的类型有哪些？其循环变量有什么特点？答：LOOP语句就是循环语句，它可以使所包含的一组顺序语句被循环执行，其执行次数可由设定的循环参数决定，循环的方式由 NEXT和EXIT语句来控制。
特点:①循环变量是LOOP 内部自动声明的局部量,仅在LOOP内可见。
②离散范围必须时刻计算的整数范围：整数表达式 TO整数表达式整数表达式 DOWNTO 整数表达式40、Next语句与exit语句的区别是什么？答：区别是NEXT语句是跳向LOOP 语句的起始点，而EXIT语句则是跳向LOOP语句的终点。
41、Wait语句有哪些类型？wait语句在进程中的作用是什么？与敏感信号表有什么关?答：（1）单独的WAIT，未设置停止挂起条件的表达式，表示永远挂起。
（2）WAIT ON 信号表，称为敏感信号等待语句，当敏感信号变化时，结束挂起。
在信号表中列出的信号是等待语句的敏感信号。
当处于等待状态时，敏感信号的任何变化(如从0～1或从1～0的变化)将结束挂起，再次启动进程。
（3）WAIT UNTIL 条件表达式，即条件等待语句，当条件表达式所含的变量发生了变化，并且条件表达式为真时，进程才能脱离挂起状态，继续执行此语句后面的语句。
（4）WAIT [FOR 时间表达式]；直到指定的时间到时，挂起才结束。
（5）多条件WAIT 语句，即上述条件中有多个条件同时出现，此时只要多个条件中有一个成立，则终止挂起。
42.进程语句的特点是什么？答：进程(PROCESS)语句是最具VHDL语言特色的语句。
因为它提供了一种用算法(顺序语句)描述硬件行为的方法。
进程实际上是用顺序语句描述的一种进行过程，也就是说进程用于描述顺序事件。
主要特点有：进程与进程或其它并发语句之间的并发性；进程内部的顺序性；进程的启动于挂起（由敏感信号的变化来启动），并不是任何时候都处于启动状态。