集成电路常用器件版图

❖ （1）匹配器件相互靠近放置：减小工艺过程 对器件的差异。
❖ （2）匹配器件同方向性：不同方向的MOS 管在同一应力下载流子迁移率不同。
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5.1 MOS器件常见版图画法
❖ （3）匹配器件与周围环境一致：虚设器件， 避免刻蚀程度的不同。
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5.1 MOS器件常见版图画法
❖ （4）匹配器件使用同一单元：根器件法 ❖ 对于不同比例尺寸的MOS管，尽量使用同一
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5.5 保护环版图
❖ 1、隔离噪声 ❖ 模拟电路的噪声一般来自衬底，噪声源会对
敏感电路造成影响。 ❖ 图7.27：通过P+接触孔吸收来自衬底的噪声。
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5.5 保护环版图
❖ 2、防止闩锁效应 ❖ 闩锁效应是由CMOS工艺中的计生效应引起
的，对电路可靠性非常重要，一旦发生闩锁， 不仅电路无法正常工作，还会因大电流引起 芯片过热，造成物理破坏。 ❖ 图7.29：寄生效应电路。 ❖ 图7.30：多数载流子保护环，吸收外来的多 数载流子，避免寄生三极管的发射极被正偏。
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（1）反相输出 I/O PAD
顾名思义，反相输出就是内部信号经反相 后输出。这个反相器除了完成反相的功能外， 另一个主要作用是提供一定的驱动能力。
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（1）反相输出 I/O PAD
❖ 为防止触发CMOS 结构的寄生可控硅效应烧 毁电路，该版图采用了P+隔离环结构，并在 隔离环中设计了良好的电源、地接触。
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
❖ 对于无法使用串、并联关系来构建的电阻， 可以在单元电阻内部取部分进行构建。
❖ 图7.18的实现方式。
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电阻匹配设计总结
❖ （1）采用同一材料来制作匹配电阻
❖ （2）匹配电阻的宽度要相同，且要足够宽。
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ESD（Electrostatic discharge）
❖ 静电放电(ESD)引起的失效的原因主要有两
种：一种是电流过大而引起的热失效；一种
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5.1 MOS器件常见版图画法
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5.2 电阻常见版图画法
❖ 无源电阻：采用对半导体进行掺杂的方式制 作的电阻。（本次课只介绍无源电阻）
❖ 有源电阻：利用晶体管的不同工作区表现出 来的不同电阻特性来做电阻。
❖ 1、电阻的分类 ❖ 掺杂半导体电阻：扩散电阻和例子注入电阻
❖ 薄膜电阻：多晶硅薄膜电阻和合金薄膜电阻
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5.1 MOS器件常见版图画法
❖ 2、倒比管版图布局 ❖ 管子的宽长比小于1 ❖ 利用倒比管沟道较长，电阻较大的特点，可
以起到上拉电阻的作用。 ❖ 应用：开机清零电路。
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5.1 MOS器件常见版图画法
❖ 3、MOS器件的对称性
❖ 对称意味着匹配，是模拟集成电路版图布局 重要技巧之一。
❖ 包括器件对称、布局连线对称等。
❖ 2、电阻的版图设计
❖ （1）简单的电阻版图
❖ ❖
电 电阻阻的的阻阻值值=电R阻的WL方dd 块R■数×方块电阻。
❖ 这种阻值计算比较粗糙，没有计入接触孔电阻 和头区电阻。
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5.2 电阻常见版图画法
❖ （2）高阻值第精度电阻版图 ❖ 对上拉电阻和下拉电阻：对电阻阻值以及匹
配要求不是太高，只需要高阻值。 ❖ 狗骨型或折弯型 ❖ 图7.11
❖ 图7.26：梳状二极管。
❖ 用作ESD的二极管的面积较大，且画成环形结 构。
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5.5 保护环版图
❖ 保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。
❖ 保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。
VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。
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5.8 连线
❖ 多晶硅：电阻率较大，可以作为数字电路门 内部连线，或者在小模块内作为近距离连线。
❖ 金属AL：既可以在小模块内部使用，也可以 作为模块间的连线。
❖ 1、金属线的宽度：要考虑工艺允许的最大电 流密度，防止流过金属的电流过大。
❖ （3）匹配的电阻要紧密靠近
❖ （4）在匹配电阻阵列的两端要放置Dummy 电阻。
❖ （5）不要使用较短的电阻区块，一般的方块 数为5个，高精度多晶硅电阻总长度至少为50 微米。
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5.3 电容版图设计
❖ 集成电路中的电容存在很多，有专门设计的 电容，也有寄生电容。
❖ 如相邻两层金属重叠会形成电容
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5.3 电容版图设计
❖ （4）MIM电容 ❖ 金属层之间距离较大，因此电容较小。
❖ 减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21
❖ PIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。
❖ 合并单元后，金属线加宽，可以使用多层金 属重叠。
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5.8 连线
❖ 2、金属布线 ❖ 为防止寄生效应，相邻两层金属应交叉布线。 ❖ 金属折线一般不要走小于900的折线。建议取
1350的折线。 ❖ 3、片内电源和地线 ❖ 将所有的PMOS管放在一起，共用电源线；
所有的NMOS管放在一起，共用地线。
单元进行复制组合，这样，加工的适配几率 就会减小。
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5.1 MOS器件常见版图画法
❖ （5）匹配器件共中心性：又称为四方交叉 ❖ 在运算放大器的输入差分对中，两管的宽长
比都比较大。 ❖ 采用四方交叉的布局方法，使两个管子在X轴
上产生的工艺梯度影响和Y轴上的工艺梯度影 响都会相互抵消。 ❖ 将M1和M2分别分成两个宽度为原来宽度一 半的MOS管，沿对角线放置后并联。
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5.2 电阻常见版图画法
❖ （3）高精度电阻版图设计方法之一：虚设器 件
❖ 对电阻精度及匹配要求较高的电路：基准电 路；运算放大器的无源负载。
❖ 首选多晶硅电阻。 ❖ 虚设器件（Dummy Device）
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5.2 电阻常见版图画法
❖ 在需要匹配的器件两侧或周围增加虚设器件， 防止边上的器件被过多的可是，引起不匹配。
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5.6 焊盘版图
❖ 焊盘（pad）集成电路与外接环境之间的接口。 ❖ 除了压焊块之外，焊盘还具有输入保护、内
外隔离、对外驱动等接口功能。 ❖ 通常由最上层两层金属重叠而成。 ❖ 图7.31，7.32
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I/0 PAD 输入输出单元（补充）
❖ 承担输入、输出信号接口的I/O单元就不仅仅是压焊 块，而是具有一定功能的功能块。这些功能块担负 着对外的驱动，内外的隔离、输入保护或其他接口 功能。
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5.8 连线
❖ 相邻两行的数字电路共用一个电源或地线， 这样电源和地线就形成了叉指布线的方式。
❖ 图7.35
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5.9 静电保护
❖ 多数CMOS集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的100 PF电容串联一 个1.5 kΩ的电阻，在干燥气氛下 可能在100 PF上 感应出较高的静电电位， 由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很 大，约0.2毫焦耳。较高的静电电位和较高的能量会 引起CMOS电路的静电失效。
❖ 这些单元的一个共同之处是都有压焊块，用于连接 芯片与封装管座。为防止在后道划片工艺中损伤芯 片，通常要求I/O PAD的外边界距划片位置100µm 左右。
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I/0 PAD 输入输出单元（补充）
❖ 任何一种设计技术的版图结构都需要焊盘 输入/输出单元（I/O PAD）。不论门阵 列、标准单元结构还是积木块结构，它们 的I/O PAD都是以标准单元的结构形式 出现，这些I/O PAD通常具有等高不等宽 的外部形状，各单元的电源、地线的宽度 和相对位置是统一的。
❖ MOS管工作在积累区。 ❖ 栅氧化层较薄，因此电容较大。
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5.3 电容版图设计
❖ （2）阱电容 ❖ 多晶硅和阱之间形成电容 ❖ 下极板与衬底之间存在寄生电容，精度不高。 ❖ （3）PIP电容 ❖ 多晶硅-二氧化硅-多晶硅结构 ❖ 可以通过控制氧化层的质量和厚度，精确控制
电容值。
❖ 做在场氧区，电容值较小。
二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 ❖ Sp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。
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5.4 二极管版图
❖ 利用二极管的反向击穿效应，可以用来做芯片 的ESD（Elctro-Static Discharge，静电释放） 保护。
❖ 二极管的反向击穿电压一般在6~8V，因此当 使用ESD时，下一级的最大电压也被嵌位在反 向击穿电压。
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5.2 电阻常见版图画法
❖ （1）离子注入电阻
❖ 采用离子注入方式对半导体掺杂而得到的电 阻。
❖ 可以精确控制掺杂浓度和深度，阻值容易控 制且精度很高。分为P+型和N+型电阻。
❖ （2）多晶硅薄膜电阻
❖ 掺杂多晶硅薄膜电阻的放开电阻较大，是集 成电路中最常用到的一种电阻。
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5.2 电阻常见版图画法
集成电路版图设计与验证