交叉存储器
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第三章 存储系统练习题(答案)
24、下列因素中，与Cache的命中率无 关的是 (A) 。 A. 主存的存取时间； B. 块的大小； C. Cache的组织方式； D. Cache的容量。
25、在Cache的地址映射中，若主存中的 任意一块均可映射到Cache内的任意一行 的位置上，则这种方法称为 (A) 。 A.全相联映射； B.直接映射； C.组相联映射； D.混合映射。
38、组成2M × 8bit的内存，可以使用 ( C) 。 A. 1M × 8bit进行并联 ； B. 1M × 4bit 进行串联； C. 2M × 4bit 进行并联； D. 2M × 4bit 进行串联。 39、RAM芯片串联时可以 (B) 。 A. 增加存储器字长； B. 增加存储单元数量； C. 提高存储器速度； D. 降低存储器的平均价格。
I/O3~I/O0
…
……ຫໍສະໝຸດ 第5题图 4片2114的连接
（1）图示的连接组成了几部 分存储区域？共有多大的存储容量？ 字长是多少？ 【解答】 图中组成了两部分存储区域； 容量为2K × 8，即字长8位。 （2）写出每部分存储区域的地址范围。 【解答】 第1、2片2114地址范围是—— FC00H~FFFFH（A15~A10=111111）； 第3、4片2114地址范围是—— 7C00H~7FFFH（A15~A10=011111）。
27、下列说法中正确的是 ( C ) 。 A. 虚拟存储器技术提高了计算机的速度； B. 若主存由两部分组成，容量分别为2n和 2m，则主存地址共需要n+m位； C. 闪存是一种高密度、非易失性的读/写 半导体存储器； D. 存取时间是指连续两次读操作所需最 小时间间隔。
28、下列说法中正确的是 (C) 。 A. 半导体RAM信息可读可写，且断电后 仍能保持记忆； B. 半导体DRAM是易失性的，而SRAM则 不是； C. SRAM只有在电源不掉的时候，所存信 息是不易失的。 29、通常计算机的内存储器可采用 ( A ) 。 A. RAM和ROM； B. ROM； C. RAM。
L6S2 多模块交叉存储器
0
4
3 字
2 1 模块 M2 2 6 10 14 18 22 26 30
0
M1 1 5 9 13 17 21 25 29 数据总线
M3 3 7 11 15 19 23 27 31
计算机组成与系统结构
存储系统
存储系统
单击此处编辑母版标题样式 由于采用交叉存储编址， 单击此处编辑母版文本样式 对于任何CPU读写访问或与外设DMA传送，只要是对主存 第二级 连续字的成块传送，就可以实现多模块流水式并行存取， 第三级 亦即使多个模块在任一时刻同时并行工作，大大提高存 储器的带宽
主存地址的高n位表示模块号，其模块号为 0,1,2,…,2n-1，共2n个，译码后从2n个模块中选中一 个模块 主存地址的低m位表示块内地址，m位译码后，选定模
块中的一个具体的存储字单元
计算机组成与系统结构 存储系统
单击此处编辑母版标题样式
单击此处编辑母版文本样式 在一个模块内，程序从低位地址连 第二级 续存放 第三级 当CPU执行对主存连续单元的读写
存储器数据寄存器（MDR）和读写电路，使每个模块 都能独立进行读写操作
在任一给定时刻对几个模块同时执行读或写操作，从而
提高整个主存的平均存取时间
两种地址分配方案：顺序方式和交叉方式
计算机组成与系统结构 存储系统
单击此处编辑母版标题样式 1）顺序方式
单击此处编辑母版文本样式 在常规的主存储器设计中，访问地址采用顺序方式 第二级 演示动画 CPU第三级 送来的主存地址被分成高n位和低m位
0 1 2 3
计算机组成与系统结构
存储系统
单击此处编辑母版标题样式 借由交叉存储方式，可实现对连续字成块传送的多模块流水 单击此处编辑母版文本样式 式并行存取 第二级 CPU同时访问4个模块，由存储器控制部件控制它们分时 第三级 使用数据总线进行信息传递 对每一个存储器模块而言，从CPU给出访存命令直到读出 信息仍然使用一个存取周期时间 但对CPU而言，它可以在一个存取周期内连续访问4个模 块，各模块的读写过程重叠进行
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2 1 模块 M2 2 6 10 14 18 22 26 30
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M1 1 5 9 13 17 21 25 29 数据总线
M3 3 7 11 15 19 23 27 31
计算机组成与系统结构
存储系统
存储系统
单击此处编辑母版标题样式 由于采用交叉存储编址， 单击此处编辑母版文本样式 对于任何CPU读写访问或与外设DMA传送，只要是对主存 第二级 连续字的成块传送，就可以实现多模块流水式并行存取， 第三级 亦即使多个模块在任一时刻同时并行工作，大大提高存 储器的带宽
主存地址的高n位表示模块号，其模块号为 0,1,2,…,2n-1，共2n个，译码后从2n个模块中选中一 个模块 主存地址的低m位表示块内地址，m位译码后，选定模
块中的一个具体的存储字单元
计算机组成与系统结构 存储系统
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单击此处编辑母版文本样式 在一个模块内，程序从低位地址连 第二级 续存放 第三级 当CPU执行对主存连续单元的读写
存储器数据寄存器（MDR）和读写电路，使每个模块 都能独立进行读写操作
在任一给定时刻对几个模块同时执行读或写操作，从而
提高整个主存的平均存取时间
两种地址分配方案：顺序方式和交叉方式
计算机组成与系统结构 存储系统
单击此处编辑母版标题样式 1）顺序方式
单击此处编辑母版文本样式 在常规的主存储器设计中，访问地址采用顺序方式 第二级 演示动画 CPU第三级 送来的主存地址被分成高n位和低m位
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计算机组成与系统结构
存储系统
单击此处编辑母版标题样式 借由交叉存储方式，可实现对连续字成块传送的多模块流水 单击此处编辑母版文本样式 式并行存取 第二级 CPU同时访问4个模块，由存储器控制部件控制它们分时 第三级 使用数据总线进行信息传递 对每一个存储器模块而言，从CPU给出访存命令直到读出 信息仍然使用一个存取周期时间 但对CPU而言，它可以在一个存取周期内连续访问4个模 块，各模块的读写过程重叠进行
计算机学科专业基础综合组成原理-17
计算机学科专业基础综合组成原理-17(总分：100.00，做题时间：90分钟)一、单项选择题(总题数：22，分数：40.00)1.某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。
现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是______。
（分数：1.00）A.1、15B.2、15C.1、30D.2、30 √解析：[解析] 首先确定ROM的个数，ROM区为4KB，选用2K×8位的ROM芯片，需要(4K×8)/(2K×8)=2片，采用字扩展方式；60KB的RAM区，选用4K×4位的RAM芯片，需要(60K×S)/(4K×4)=30片，采用字和位同时扩展方式。
2.假定用若干个2K×4位的芯片组成一个8K×8位的存储器，则地址081FH所在芯片的最小地址是______。
（分数：1.00）A.0000HB.0600HC.0700HD.0800H √解析：[解析] 用2K×4位的芯片组成一个8K×8位存储器，每行中所需芯片数为2，每列中所需芯片数为4，各行芯片的地址分配如下：第一行(2个芯片并联)0000H～07FFH第二行(2个芯片并联)0800H～0FFFH第三行(2个芯片并联)1000H～17FFH第四行(2个芯片并联)1800H～1FFFH可知，地址081FH在第二行，且所在芯片的最小地址为0800H。
3.某存储器容量为64KB，按字节编址，地址4000H～5FFFH位ROM区，其余为RAM区。
若采用8K×4位的SRAM芯片进行设计，则需要该芯片的数量是______。
（分数：1.00）A.7B.8C.14 √D.16解析：[解析] 5FFF-4000+1=2000H，即ROM区容量为：2 13 B=8KB(2000H=2*16 3 =2 13 )，RAM区容量为56KB(64KB-8KB=56KB)。
多体交叉存储器名词解释
多体交叉存储器名词解释
多体交叉存储器（MIMD，Multiple Instruction Multiple Data）是一种并行计算体系结构，它包含多个处理器核心和共享的存储器系统。
在多体交叉存储器中，每个处理器核心都可以独立地执行不同的指令和数据，并且可以同时进行多个任务。
这意味着每个处理器核心都可以独立地访问内存中的数据，并以不同的速度和方式执行任务。
多体交叉存储器的存储器系统是共享的，这意味着所有的处理器核心都可以访问相同的内存地址。
这样，处理器核心之间可以通过读取和写入共享存储器来进行通信和同步。
多体交叉存储器被广泛应用于高性能计算领域，例如大规模科学计算、数据分析和人工智能等。
它可以充分利用并行处理的优势，提供更高的计算性能和效率。
第三章 存储系统(4)-并行存储器和多模块交叉(1)
二模块交叉来自储器举例二模块交叉存储器举例
3.5 并行存储器
相联存储器
原理：按内容存取的存储器，可以选择记录 （关键字）的一个字段作为地址 组成：见下一页图 主要用途：在虚拟存储器中存放段表、页表和 快表，也可以作Cache的行地址
3.5 并行存储器
3.5 并行存储器
由于CPU和主存储器之间在速度上是不匹 配的，这种情况便成为限制高速计算机设计 的主要问题。为了提高CPU和主存之间的数 据传输率，除了主存采用更高速的技术来缩 短读出时间外，还可以采用并行技术的存储 器。
空间并行技术 时间并行技术
双端口存储器 多模块交叉存储器
3.5 并行存储器
3.5 并行存储器
两个独立端 口各拥有？
该SRAM容 量大小为？
3.5 并行存储器
2、无冲突读写控制
当两个端口的地址不相同时，在两个端口上进行读写操 作，一定不会发生冲突。当任一端口被选中驱动时，就可 对整个存储器进行存取，每一个端口都有自己的片选控制 (CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平 有效)打开输出驱动器，由存储矩阵读出的数据就出现在 I/O线上。
3.5 并行存储器
假设有n个存储体，每个存储体的容量为m个存 储单元 顺序方式：
log
n 2
log
m 2
片选，存储体 选择
每个存储体内 的地址
3.5 并行存储器
1、顺序方式 [例]M0－M3共四个模块，则每模块8字。 顺序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－31 5位地址组织如下： X X X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某 一模块出现故障时，其他模块可以照常工作，通过增添模 块来扩充存储器容量比较方便。缺点是各模块串行工作， 存储器的带宽受到了限制。
3.5 并行存储器
相联存储器
原理：按内容存取的存储器，可以选择记录 （关键字）的一个字段作为地址 组成：见下一页图 主要用途：在虚拟存储器中存放段表、页表和 快表，也可以作Cache的行地址
3.5 并行存储器
3.5 并行存储器
由于CPU和主存储器之间在速度上是不匹 配的，这种情况便成为限制高速计算机设计 的主要问题。为了提高CPU和主存之间的数 据传输率，除了主存采用更高速的技术来缩 短读出时间外，还可以采用并行技术的存储 器。
空间并行技术 时间并行技术
双端口存储器 多模块交叉存储器
3.5 并行存储器
3.5 并行存储器
两个独立端 口各拥有？
该SRAM容 量大小为？
3.5 并行存储器
2、无冲突读写控制
当两个端口的地址不相同时，在两个端口上进行读写操 作，一定不会发生冲突。当任一端口被选中驱动时，就可 对整个存储器进行存取，每一个端口都有自己的片选控制 (CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平 有效)打开输出驱动器，由存储矩阵读出的数据就出现在 I/O线上。
3.5 并行存储器
假设有n个存储体，每个存储体的容量为m个存 储单元 顺序方式：
log
n 2
log
m 2
片选，存储体 选择
每个存储体内 的地址
3.5 并行存储器
1、顺序方式 [例]M0－M3共四个模块，则每模块8字。 顺序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－31 5位地址组织如下： X X X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某 一模块出现故障时，其他模块可以照常工作，通过增添模 块来扩充存储器容量比较方便。缺点是各模块串行工作， 存储器的带宽受到了限制。
计算机原理4.6多体交叉存储器
计算机原理4.6多体交叉存储器
1、多体交叉存储器的提出背景
其基本思想是在不提⾼存储器效率、不扩展数据通路位数的前提下，通过存储芯⽚的交叉组织，提⾼cpu单位时间内访问的数据量，从⽽缓解快速的cpu与慢速的主存之间的速度差异
2、⾼位多体交叉存储器的组织⽅式
数据组织特点：相邻地址的数据处于同⼀存储体
⼀个地址寄存器
多模块串⾏（局部性原理）
性能⽆提升
扩充容量⽅便
3、低位多体交叉存储器的组织⽅式
数据组织特点：相邻地址处于不同存储体中
每个存储体均需地址寄存器
多模块并⾏（局部性原理）
性能提升
扩充容量也⽅便
4、低位多体交叉存储器的性能分析。
Lecture 13 多体交叉存储器
1解：
指令
8 7
（1）在四体交叉存储器中 取6条指令的时间=2T， 重 复 执 行 80 次 的 时 间 =80×2T=160T。 （2）在四体交叉存储器中 取8条指令的时间=2T， 重 复 执 行 60 次 的 时 间 =60×2T=120T。
所以第一种情况的运行的 时间大于第二种情况的运 行的时间。
例
在一个具有八模块交叉的存储器中，如果处理器的访
存地址为以下八进制。求该存储器比单体存储器的
平均访问速率提高多少？（忽略初启时的延迟）
（1）10018、10028、10038、…… 11008
（2）10028、10048、10068、…… 12008
解：设存储器的访问周期为T，总线传送周期为t (一般t=T/m, m为模块数)。
n－1
2n－1
模块号
…
…
…
…
3n－1 地址译码 体内地址
…
4n－1
…
多模块交叉存储器
顺序方式的特点
顺序访问地址连续的存储单元时(局部性原理)，只 能单个模块工作，其他模块不工作（串行工作） 某一模块出现故障时，其他模块可以照常工作； 通过增添模块来扩充存储器容量比较方便。 各模块串行工作，存储器的带宽受到了限制。
2 解：设存储器的访问周期为T。 （1）八体低位多体交叉的存储器访问的情况如下： 1003、1006、1011、1014、1017、1022、1025、1030所需时间 = T ；
1033、1036、1041、1044、1047、1052、1055、1060所需时间 = T
1063、1066、1071、1074、1077、1102、1105、1110所需时间 = T 1113、1116、1121、1124、1127、1132、1135、1140所需时间 = T
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
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– 为了提高主存的带宽，需要多个或所有 存储体能并行工作。
• 在每一个存储周期内，分时启动m个存储体。 • 如果每个存储体的访问周期是TM，则各存储体
的启动间隔为： t=TM/m。
主存周期
主存周期
时间 启动 M0 体 启动 M1 体 启动 M2 体 启动 M3 体
5.6 并行主存系统
• 增加m的值就能够提高主存储器的带宽。但是， 由于存在访问冲突，实际加速比小于m。
A＝j×n＋i 其中：j＝０，1，2，…，m－1
i＝０，1，2，…，n－1
– 一个单元的线性地址为A，则其体号j和体 内地址i为：
j
A n
Hale Waihona Puke i ＝A mod n5.6 并行主存系统
– 把A表示为二进制数，则其高log2m位就是 体号，而剩下的部分就是体内地址。
线性地址 A
体号
体内地址
5.6 并行主存系统
原因 ：
• 如果一次读取的m个指令字中有分支指令，而且分支 成功，那么该分支指令之后的指令是无用的。
• 一次取出的m个数据不一定都是有用的。另一方面， 当前执行指令所需要的多个操作数也不一定正好都 存放在同一个长存储字中。
• 写入有可能变得复杂。 • 当要读出的数据字和要写入的数据字处于同一个长
• 每一次只能访问一个存储
字。假设该存储器的访问
周期是TM，字长为W位， 则其带宽为：
BM
W TM
数据寄存器 W位
……
L
……
地址寄存器
普通存储器
5.6 并行主存系统
– 在相同的器件条件（即TM相同）下，可以采 用两种并行存储器结构来提高主存的带宽：
• 单体多字存储器 • 多体交叉存储器
5.6 并行主存系统
5.6 并行主存系统
• A1～Ak不一定是顺序地址，只要它们之间不出现 分体冲突。
• k越接近于m，系统的效率就越高。
– 设P(k)表示申请序列长度为k的概率，用B表 示k的平均值，则
m
B k P(k)
k 1
其中：k=1，2，…，m
每个主存周期所能访问到的字数的平均 值，正比于主存实际带宽。
5.6.1 单体多字存储器
• 一个单体m字（这里m=4）存储器
单字长寄存器 W位
动画
L/4
……
地址寄存器
5.6 并行主存系统
– 存储器能够每个存储周期读出m个CPU字。 因此其最大带宽提高到原来的m倍 。
BM
m W TM
– 单体多字存储器的实际带宽比最大带宽小
2. 优缺点
– 优点：实现简单
– 缺点：访存效率不高
5.6 并行主存系统
– P(k)与具体程序的运行状况密切相关。如果 访存申请队列都是指令的话，那么影响最大 的是转移概率λ。
– 转移概率λ：给定指令的下条指令地址为非顺 序地址的概率。
• 当k＝1时，所表示的情况是：第一条就是转移指令 且转移成功。 P（1）＝λ＝（1－λ）0·λ
存储字内时，读和写的操作就无法在同一个存储周 期内完成。
5.6 并行主存系统
5.6.2 多体交叉存储器
• 多体交叉存储器：由多个单字存储体构 成，每个体都有自己的地址寄存器以及 地址译码和读/写驱动等电路。
• 问题：对多体存储器如何进行编址？
– 存储器是按顺序线性编址的。如何在二维 矩阵和线性地址之间建立对应关系？
5. 通过一个模型分析并行主存系统的实际 带宽
– 一个由m个独立分体组成的主存系统 – CPU发出的一串地址为A1，A2，…，Aq的
访存申请队列
– 存储控制器扫描这个队列，并截取从头起 的A1，A2，…，Ak序列作为申请序列。
• 申请序列是满足以下条件的最长序列：k个地址 所访问的存储器单元都处在不同的分体中。
– 特点：同一个体中的高log2m位都是相同 的
0..00..0 0..00..1
0..10..0 0..10..1
（体号）
F..F0..0 F..F0..1
…
…
…
…
……
…
…
0..0F..F 存储体 0
0..1F..F 存储体 1
F..FF..F 存储体 m-1
5.6 并行主存系统
– 处于第i行第j列的单元，即体号为j、体内 地址为i的单元，其线性地址为：
– 把A表示为二进制数，则其低log2m位就是 体号，而剩下的部分就是体内地址。
线性地址 A
体内地址
体号 log2m 位
– 例：采用低位交叉编址的存储器
由8个存储体构成、总容量为64。格子中的编号为线性地址。
数据寄存器
0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15
16 17 18 19 20 21 22 23
5.6 并行主存系统
– 主存的主要性能指标：延迟和带宽 – 以往：
• Cache主要关心延迟，I/O主要关心带宽。
– 现在：Cache关心两者 – 并行主存系统是在一个访存周期内能并行访
问多个存储字的存储器。
• 能有效地提高存储器的带宽。
5.6 并行主存系统
– 一个单体单字宽的存储 器
• 字长与CPU的字长相同。
– 两种编址方法
• 高位交叉编址 • 低位交叉编址 （有效地解决访问冲突问题 ）
5.6 并行主存系统
CPU
IOP
总线控制
M0
…
地址寄存器 0
M1
…
地址寄存器 1
M2
…
地址寄存器 2
M3
…
地址寄存器 3
主存控制部件
多体（m=4）交叉存储器
5.6 并行主存系统
3. 高位交叉编址
– 对存储单元矩阵按列优先的方式进行编 址
log2m 位
4. 低位交叉编址
– 对存储单元矩阵按行优先进行编址
– 特点：同一个体中的低log2m位都是相同的
（体号 ）
5.6 并行主存系统
0..00..0 0..10..0
…
…
0..00..1 0..10..1
…
…
……
0..0F..F 0..1F..F
…
…
F..F0..0 存储体 0
F..F0..1 存储体 1
24 25 26 27 28 29 30 31
32 33 34 35 36 37 38 39
40 41 42 43 44 45 46 47
48 49 50 51 52 53 54 55
56 57 58 59 60 61 62 63
体内地址（3 位）
体号（3 位）
地址寄存器（线性地址）
5.6 并行主存系统
F..FF..F 存储体 m-1
处于第i行第j列的单元，即体号为j、体内地址为i 的单元，其线性地址为：
A＝i×m＋j 其中：i＝０，1，2，…，n－1
j＝０，1，2，…，m－1
5.6 并行主存系统
– 一个单元的线性地址为A，则其体号j和体 内地址i为：
i
A m
j＝A mod m