verilog语法

并行和顺序逻辑关系的表示



如在模块中逻辑功能由下面三个语句块组成 ： assign cs = ( a0 & ~a1 & ~a2 ) ; // -----1 and2 and_inst ( qout, a, b); // -----2 always @ (posedge clk or posedge clr) //-----3 begin if (clr) q<= 0; else if (en) q<= d; end 1、2、3三条语句是并行的，它们产生独立的逻辑 电路； 而在 always 块中: begin与end之间是顺序执行的。
前仿真：即RTL级仿真，检查有关模块逻辑执行 步骤是否正确。 逻辑综合：把RTL级模块转换成门级。 后仿真：用门级模型做验证，检查门的互连逻辑 其功能是否正确。 布局布线：在门级模型的基础上加上了布线延时


布局布线后仿真：与真实的电路最接近的验证。
Verilog程序结构


一个完整的电路系统由若干模 块构成 一个模块可由若干子模块构成 模块——类比C语言函数

Verilog中将reg视为无符号数，而integer视为有符号数。因此， 进行有符号操作时使用integer,使用无符号操作时使用reg。

参数parameter 向量

指定了长度的wire或reg称为矢量（否则为标量） 多维向量：wire型（结构化描述）；reg型（行为化描述） 存储器：reg型向量 向量的可访问性
always @(posedge clk) begin b <= a ; clk c <= b; a end
D DFF
Q b
D
Q DFF
c
Verilog中两种不同的赋值语句

阻塞（blocking) 赋值语句：
always @(posedge clk) begin b= a; clk c = b; a end
有哪几种硬件描述语言？ 各有什么特点？Verilog HDL

较多的第三方工具的支持
语法结构比VHDL简单
学习起来比VHDL容易 仿真工具比较好使 测试激励模块容易编写
Verilog HDL 的建模方式

即：模块的描述方式：
行为级建模

模块内部只包括过程块和连续赋值语句，而不包 括实例调用语句和基本元件实例调用语句。
Verilog HDL 的抽象级别

行为级：有关行为和技术指标模块，容易理解 RTL级：有关逻辑执行步骤的模块，较难理解 门级：有关逻辑部件互相连接的模块，很难理 解

开关级：有关物理形状和布局参数的模块，非 常难理解
抽象级别和综合与仿真的关系


行为仿真：行为的验证和验证模块分割的合理性
组合逻辑设计要点

组合逻辑的两种Verilog HDL表示：
-用always块时，没注意加else语句： 如： always @(al or d) begin if (al==1) q <= d ; end 则： 此时生成的不是纯组合逻辑，因为当 al==0时，q能保留原来的值，所以生 成的电路中有锁存器。
组合逻辑设计要点


用always块时，必须注意电平敏感的信号表是否 完全，如： always @ (a or b or or c or d ) begin out = (a & b & c) | (d & e); end 此时生成的不是纯组合逻辑，因为当 e 变化时， out 不能立即跟着变化。只有当a 或 b 或 c 或 d 变化时e 的变化后果才显示出来。可见需要有 一个寄存器来储存 e 的变化。
行为级

只有连续赋值语句和always过程块
module rw1( a, b, out1, out2 ) ;
input a, b;
output out1, out2; reg out1; wire out2; assign out2 = a ;
b
a
BUFF
out2
INV
out1
always @(b) out1 <= ~b;
设计并研制具有并行结构的数字和计算 逻辑结构。
电路实现的两个方向：
FPGA 专用集成电路

Verilog HDL建模、仿真、综合和全面 验证。
什么是复杂的数字逻辑系统？

嵌入式微处理机系统


数字信号处理系统
高速并行计算逻辑
高速通信协议电路
高速编码/解码、加密/解密电路 复杂的多功能智能接口 门逻辑总数超过几万门达到几百甚至达几 千万门的数字系统

Module 模块名(端口列表); 端口定义: Input 输入端口 Output输出端口 Inout输入/输出端口


是verilog的基本单位 描述么个功能或结构，以及与其 他模块的通信接口 一个模块是相对独立的功能体， 一般通过高层模块调用其他模块 的实例构成系统 模块是并行运行的
数据类型说明: Reg Wire parameter

forever循环 repeat循环 while循环 for循环
关于调用



实例调用 函数调用 任务调用
组合逻辑设计要点

组合逻辑的两种Verilog HDL表示： -用 assign 语句：
assign q = (al==1?) d : 0 ;
-用 always 块：
always @(al or d) begin if (al==1) q <= d; else q <= 0; end
将两条或更多条语句合成语法结构上相 当于一条语句的机制。 顺序语句块（begin … end）


语句按顺序一次执行

并行语句块（fork … join）

块内语句并发执行
行为级模块描述语句——赋值语句

门基元赋值语句
连续赋值语句（assign）——针对组和逻辑
过程赋值语句（只出现在always语句中 ）




建议同一个变量单一地使用阻塞或者非阻塞赋值。
行为级模块描述语句——分支语句

是verilog中的高级程序语句——来源于C

If_else分支控制语句 单分支、双分支、嵌套

Case分支控制语句

执行第一个匹配项，各匹配项不需要互斥 表达式不一定是常量表达式
行为级模块描述语句——循环语句
Verilog模块中的信号


只有两种主要的信号类型： - 寄存器类型： reg 在always 块中被赋值的信号，往往代表 触发器，但不一定是触发器。 - 连线（网络）类型： wire 用 assign 关键词指定的组合逻辑的信号 或连线 寄存器 ( reg )类型不一定是触发器。
它只是在 always 块中赋值的信号。
AND2i1
out2
D
Q DFF out1
verilogHDL名字空间
verilogHDL语言表达式

操作符

算术、关系、相等关系、逻辑、按位、归约、移 位、条件、连接、复制


延迟表达式 表达式位宽
Verilog HDL模块的结构

Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成：
逻辑功能定义: Assign Always Function Task …… endmodule
Verilog程序结构
module rw1( a, b, out1, out2 ) ; input a, b; output out1, out2; reg out1; wire out2; assign out2 = a ; always @(b) out1 <= ~b; endmodule
b
D DFF Q c
两种不同的赋值语句区别要点

非阻塞（non-blocking) 赋值语句 ( b<= a)：

块内的赋值语句同时赋值；
b 的值被赋成新值 a 的操作, 是与块内其他赋值语句 同时完成的；
建议在可综合风格的模块中使用不阻塞赋值。


阻塞（blocking) 赋值语句 ( b = a)：
- 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b & ~c ); and #1 u3(selb,b,sl); endmodule
Verilog中reg与wire的不同点

用寄存器 (reg)类型变量生成组合逻辑举例：
BUFF
module rw1( a, b, out1, out2 ) ; input a, b; output out1, out2; reg out1; wire out2; assign out2 = a ; always @(b) out1 <= ~b; endmodule
verilogHDL语法要素
语言要素
注释、间隔符、标识符、关键字、运算符
数据类型 名字空间 表达式 模块
结构级 行为级
代码风格
verilogHDL数据类型

数据值

0、1、x、z 网络（wire … ) 变量（reg … ）


数据类型

只有reg和integer可综合 reg只能在initial或always内被赋值