实验四有限状态机设计(2学时)

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洗衣机Word版

实验四全自动洗衣机控制器一、实验目的1．学习掌握全自动洗衣机的控制原理。

2．掌握基于有限状态机的控制电路设计方法。

二、预习要求1．预习全自动洗衣机的控制原理和基于有限状态机的控制电路的设计方法。

2．画出洗衣机控制器包括不同洗衣模式的完整的状态转移图。

3．用Verilog HDL 语言编程实现全自动洗衣机控制器，并进行时序仿真。

4．对顶层设计文件进行引脚锁定。

三、实验要求1．设计一个全自动洗衣机控制器电路，实现对洗衣机的全自动控制。

根据全自动洗衣机的控制原理设计一个控制电路，使之能够控制全自动洗衣机完成整个工作过程。

洗衣机工作过程分为两种情况：（1）全部自动完成当按下复位按钮时，洗衣机上电，控制电路复位到初始状态（默认水位为“中”；使用）者可根据衣服的多少，按下水位控制按钮，改变水位设置，以控制上水时加水的多少；当按下启动/暂停按钮时，洗衣机开始洗衣的第一个操作：进水阀门打开，开始上水，并根据水位设置（高、中、低、少）历时不同的时间timeadd（8s、7s、6s、5s）；然后进水阀门关闭，电机开始运转，开始洗衣过程，并历时9s；然后电机停止运转，排水阀门打开，开始排水，并根据水位设置（高、中、低、少）历时不同的时间timedrain（7s、6s、5s、4s）；然后排水阀门关闭，进水阀门打开，开始第二次上水，并历时timeadd……当甩干结束后，整个洗衣过程完成，扬声器发出持续15 秒的急促的“嘀嘀”音，提示用户洗衣结束。

正常运行状态下全自动洗衣机工作过程如图 1. 1所示。

注意：在甩干过程中，电机一边高速旋转，一边排水。

空闲（idle）→第一次加水（water1）7s→洗衣（wash）9s→第一次排水（drain1）6s→第二次加水（water2）7s→漂洗（rinse）9s→第二次排水（drain2）6s→甩干（dry）5s→蜂鸣15s从图中可以看出，洗衣机整个工作过程可分为9 个状态，要求运用有限状态机的设计思想来实现。

有限状态机(FSM)的设计

A:if(x==1)
begin
state<=B;z=0;
end
else
state<=IDLE;
B:if(x==1)
begin
state<=C;z=0;
end
else
state<=IDLE;
C:if(x==1)
begin
state<=D;z=1;
end
else
state<=IDLE;
D:if(x==1)
实验报告四
有限状态机（FSM）的设计
1、实验目的
1、了解FSM的应用范围和两种类型的不同特点；
2、掌握FSM的电路结构和设计特点。
二．实验内容
设计一个串行数据检测器，连续4个或4个以上的1时输出为1，其他情况下输入情况为0，编写测试模块并给出仿真波形
三、实验步骤
1.程序编程
module ceshi(x,z,clk,rst,clk1);
#500 $stop;
end
ceshi m(x,z,rst,clk1);
Endmodule
3.对应引脚
4仿真结果
input x,clk,rst;
output z;
reg z;
output clk1;
reg clk1;
reg[2:0] state;
reg [27:0] n;
parameter IDLE='d0,A='d1,B='d2,C='d3;
always@(posedge clk)
begin
if (n==24999999)
wire x,z,clk1;
assign x=data[23];

实验四_有限状态机设计(2学时)

实验四有限状态机设计(2学时)实验内容一：状态机是指用输入信号和电路状态（状态变量）的逻辑函数去描述时序逻辑电路功能的方法，也叫时序机。

有限状态机是指在设计电路中加入一定的限制条件，一般用来实现数字系统设计中的控制部分。

根据时序电路输出信号的特点可将时序电路划为Mealy 型和Moore 型两种。

Moore型电路中，输出信号仅仅取决于存储电路的状态。

Mealy型电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量。

图1是某Mealy型电路的状态转换图，图中圆圈内的S0、S1等代表电路的状态，状态转换箭头旁斜杠“/”上边的数字代表输入信号，斜杠“/”下边的数字代表输出信号。

假设电路的当前状态为S0，当输入信号为0时，电路的下一个状态仍为S0，输出信号为0；当输入信号为1时，电路的下一个状态为S1，输出为1。

图1 Mealy状态机下面的程序中使用两个进程来描述该状态机。

第一个进程负责状态转化，在CP上升沿到达时，当前状态（PresetState）向下一个状态（NextState）的转换；第二个进程负责检测输入信号（DIN）和当前状态（PresetState）的值，并由CASE-WHEN 语句决定输出信号（OP）和下一个状态值（NextState）的值。

请补充下图中虚线“…”部分省略掉的程序，然后对完整程序进行编译，并用Tools->Netlist Views->State Machine Viewer和RTL Viewer工具查看该状态机的状态图和RTL顶层图。

……实验内容二：论文《基于VHDL的一个简单Mealy状态机》中设计了一个Mealy状态机用来检测数据流“1101010”，用以验证状态机在数据检测上的应用。

请在读懂文中程序的基础上，在Quartus Ⅱ软件中通过编译仿真得到状态图和波形图，仿真中输入波形的设置应能体现该状态机的用途。

实验报告：本次实验占用两个学时，请于12周周四(5月12日)上课时交实验报告。

有限状态机课程设计报告EDASodaMachine自动售货机

1有限状态机有限状态机(Finite State Machine )是一种具有内部记忆的抽象机器模型，是时序电路的一种，通过有限状态机课实现高效率高可靠逻辑控制。

根据输出与输入关系、系统状态的关系，有限状态机又可以分为Moore型有限状态机和Mealy型有限状态机。

Moore型状态机的输出信号只于当前的状态有关；Mealy型状态机是输出信号不仅与当前的状态有关，还与输入信号有关。

Mealy机的示意图如图二所示：Mealy图二Mealy机的示意图Moore机的示意图如图三所示：Moore图三Moore机的示意图Moore型有限状态机和Mealy型有限状态机的区别：•在Moore机中，输出的时钟活动沿到达后的几个门电路的延迟时间之后即到达，并且在该时钟周期的剩余时间内保持不变，即使输入在该时钟周期内发生变化，输出值也保持不变。

然而，因为输出与当前的输入无关，当前输出产生的任何效果将延迟到下一个时钟周期。

Moore机的优点是将输出与输入分隔开。

einepde r registeroutputencoderoutputregisteroutputencoderoutput• 在Mealy 机中，因为输出是输入的函数，如果输入改变，则输出可以在下一个时钟周期的中间发生改变。

这使得Mealy 机比Moore 机，对输入变化的响应要早一个时钟周期，一旦输入信号或状态发生变化，输出信号随着输入信号变化。

• 实现同样功能，Moore 机要比Mealy 机需要更多的状态。

通过分析本次实验，利用Mealy 机更加容易理解，并且使用Moore 会使用更多的状态，所以本次实验使用Mealy 型有限状态机。

2 Soda Machine机的设计2.1 Soda Machine机的状态转换图Soda Machine 机的状态转换图如图四所示。

Soda Machine图四Soda Machine 机的状态转换图图中共有10个状态，为ST0 — ST9。

有现状态机设计实验报告

湖南科技学院综合设计性实验报告实验名称：有限状态机的设计实验项目性质：设计性所涉及课程：微机原理与接口技术计划课时：2课时系别：电子与信息工程系班级：通信工程1302班学生姓名：许露平（201308002216）指导教师：蒋恩松湖南科技学院电子与信息工程系一、实验目的掌握Verilog HDL描述有限状态机的设计方法，能够进行简单的数字系统设计。

二、实验原理有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态，究竟转向哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。

三、实验内容“110101”序列检测码，在连续输入的一串数据中，判断是否包含“110101”序列。

要求：画出状态转移图，编码实现，功能仿真。

1、分析检测110101如果采取进行每位二进制数检测的话则需要列出6种状态，并且由于这种检测的关键在于正确码的收到必须是连续的，这就要求必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与与预置数的对应码相同。

在检测过程中，任何一位不相等都将回到初始状态重新开始检测，检测工作比较繁忙。

如果把110101拆成11、01、01，则只有2种状态，若考虑00总共有3种状态，即S0=00，S1=11，S2=01。

用Z记录检测到110101序列的个数，用A，B表示输入的序列，则可根据分析的设计思路画出状态图如下所示：2、Verilog HDL设计代码如下：module jiance(S,clk,Z,reset);input reset,clk;input [1:0] S;output Z;reg Z;parameter S0=2'b00,S1=2'b11,S2=2'b01; reg [1:0] state;always @(posedge clk)beginif(reset)beginstate=S0;Z=0;endelsebegincase(state)S0:beginif(S==2'b11)beginstate=S1;Z=0;endelsebeginstate=S0;Z=0;endendS1:beginif(S==2'b01)beginstate=S2;Z=0;endelsebeginstate=S0;Z=0;endendS2:beginif(S==2'b01)beginstate=S2;Z=1;endelsebeginstate=S0;Z=0;endenddefault: beginstate=S0;Z=0;endendcaseendendendmodule四、实验结果实验结果：（1）给出仿真图形(最好打印)波形仿真如图所示:仿真状态机结果如下图所示：状态机图状态机电路图（2）根据仿真图形，给出你的结论。

工程实训报告-Modelsim实验四-有限状态机之自动售货机-(1)

实验项目名称：有限状态机指导教师：实验日期：实验概述：【实验目的及实验设备】实验目的：(1)掌握有限状态机的应用方法。

(2)掌握有限状态机的静态测试方法，能够进行程序设计。

(3)学习测试模块的编写,综合和不同层次的仿真。

(4)用有限状态机设计一个自动售货机（饮料价格为2.5元）。

实验设备及仪器名称：CPU型号:英特尔*****************************操作系统类型:Windows XP SP3仿真软件:MAX Plus 2软件、Modelsim SE-64 10.0c实验内容及步骤：【实验原理及电路图】系统能够根据用户输入的硬币，判断钱币是否足够，当所投硬币达到或者超过购买者所选面值时，则根据顾客的要求自动售货，并找回剩余的硬币，然后回到初始状态，当所投硬币面值不够时，则给出提示，并通过一个复位键退回所投硬币。

然后回到初始状态。

该实验输入有4个clk，reset，表示投一元币y，表示投五角币w。

输出有2个，表示饮料出现的out和找五角钱的w_out.该实验共5个状态，s0:表示投币为0的状态，s1：表示投入5角的，s2：表示投入1元，s3：表示投入1.5元，s4：表示投入2元。

当投入2.5时out输出1，状态回到s0，当投入3元时out 和w_out都输出1，状态回到s0.【实验方案】（实验步骤，记录）1、打开Modelsim SE-64 10.0c软件。

else beginout=0;w_out=0;s=s4;endendcaseendendmodule测试程序：module shou;wire y;reg w;reg reset;reg clk;paramerer clkperiod=100;shouhuoji shou(y,w,reset,clk)initial beginw=0;clk=0;reset=1;#150 reset=0;#100 reset=1;endalways#(clkperiod/2) clk=~clk;always#(clkperiod+30) $random;initial $monitor(Stime, “y=%b”,y);endmodule3、编译并调试程序，出现错误立即修改直至无错误出现。

生活中有限状态机实验报告

生活中的有限状态机——自动售货机
——骆晓芳
在百度百科中，有限状态机这样解释：有限状态机，（英语：Finite-state machine, FSM），又称有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。

有限状态机是一种具有离散输入输出系统的模型，在任何时刻都处于一个特定的状态。

对于事件驱动的程序设计，它是非常有用的设计模型。

在某一个状态下有事件发生时，根据当前状态和输入事件的不同，选择如何处理该事件以及是否需要转换到下一个状态。

自动售货机我想从三个方面来分析它的有限状态机（以下是用例图）：
一，从顾客来分析
顾客投币选择饮料
货币有0.5，1.0，机器可找零，每次投入一种硬币，机器可以输出货物，也可找零：
二．售货机器来分析
售货机根据顾客的投币来找零和出货，售货机对顾客的输入进行识别后出货并判断顾客投币是否足够是否需要找零：
补货员又分为两个部分，查看及取走钱币及查看及补充饮料：
自动售货机类图：。

数字系统设计及实验实验报告

数字系统设计及实验实验报告一、实验目的数字系统设计及实验课程旨在让我们深入理解数字逻辑的基本概念和原理，掌握数字系统的设计方法和实现技术。

通过实验，我们能够将理论知识应用于实际，提高解决问题的能力和实践动手能力。

本次实验的具体目的包括：1、熟悉数字电路的基本逻辑门、组合逻辑电路和时序逻辑电路的设计方法。

2、掌握使用硬件描述语言（如 Verilog 或 VHDL）进行数字系统建模和设计。

3、学会使用相关的电子设计自动化（EDA）工具进行电路的仿真、综合和实现。

4、培养团队合作精神和工程实践能力，提高解决实际问题的综合素质。

二、实验设备和工具1、计算机：用于编写代码、进行仿真和综合。

2、 EDA 软件：如 Quartus II、ModelSim 等。

3、实验开发板：提供硬件平台进行电路的下载和测试。

4、数字万用表、示波器等测量仪器：用于检测电路的性能和信号。

三、实验内容1、基本逻辑门电路的设计与实现设计并实现与门、或门、非门、与非门、或非门和异或门等基本逻辑门电路。

使用 EDA 工具进行仿真，验证逻辑功能的正确性。

在实验开发板上下载并测试实际电路。

2、组合逻辑电路的设计与实现设计一个 4 位加法器，实现两个 4 位二进制数的相加。

设计一个编码器和译码器，实现数字信号的编码和解码。

设计一个数据选择器，根据控制信号选择不同的输入数据。

3、时序逻辑电路的设计与实现设计一个同步计数器，实现模 10 计数功能。

设计一个移位寄存器，实现数据的移位存储功能。

设计一个有限状态机（FSM），实现简单的状态转换和控制逻辑。

四、实验步骤1、设计方案的确定根据实验要求，分析问题，确定电路的功能和性能指标。

选择合适的逻辑器件和设计方法，制定详细的设计方案。

2、代码编写使用硬件描述语言（如 Verilog 或 VHDL）编写电路的代码。

遵循代码规范，注重代码的可读性和可维护性。

3、仿真验证在 EDA 工具中对编写的代码进行仿真，输入不同的测试向量，观察输出结果是否符合预期。

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实验四有限状态机设计(2学时)
实验内容一：
状态机是指用输入信号和电路状态（状态变量）的逻辑函数去描述时序逻辑电路功能的方法，也叫时序机。