2010年数字集成电路设计期中考试_中国科技大学
《数字集成电路》期末试卷A(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于 ；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。
3．1A⊕可以简化为 。
4．图1所示逻辑电路对应的逻辑函数L 等于 。
A B L≥1&CYC图1 图25．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。
6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。
7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。
9．JK 触发器的功能有置0、置1、保持和 。
10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样的RAM 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421BCD 编码是 。
【 】A ．（1111010）8421BCDB ．（10111010）8421BCDC ．（000101110010）8421BCD D ．（101110010）8421BCD12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。
【 】A ．2B ．3C ．4D ．513．设标准TTL 与非门AB Z =的电源电压是+5V ，不带负载时输出高电平电压值等于+3.6V ，输出低电平电压值等于0.3V 。
数字系统设计期中试卷(09级)
9.一个具有n个变量的逻辑函数，有（）个最大项。
A.nB.2nC.2nD.3n
10.一个组合逻辑电路中一定不会含有的器件是（）。
A.编码器B.触发器C.译码器D.数据选择器
三、判断改错题（判断下列命题正误，若错误，请改正过来，每小题2分，共20分）
1.组合逻辑电路任意时刻的输出仅与当前的输入有关，而与电路前一时刻的输出状态无关。（）
2.含2个逻辑变量的逻辑函数F=AB+AB的值恒等于1。（）
3.A1A2……An=1的条件是A1、A2……An中有奇数个”1”。（）
4.在VHDL语言中，信号赋值语句即可以作为并行语句，也可以作为顺序语句。（）
5.在VHDL程序中，PROCESS的说明部分不能定义变量，ARCHITECTURE的说明部分不能定义信号。（）
3.（10分）试用一个8选1的数据选择器及反相器设计一个逻辑电路，完成下面的功能(A、B为数据输入端)。画出逻辑电路图，并写出设计过程。
S1S0
F
0 0
AB
0 1
A+B
1 0
A⊙B
1 1
AB
试题
2010年~2011年第2学期
课程名称：数字系统设计专业年级：2009级
考生学号：考生姓名：
试卷类型：A卷▋B卷□考试方式:开卷□闭卷▋
………………………………………………………………………………………………………
一、填空（每空1分，共15分）
1.十进制数67转换成八位二进制数是__________；十六进制数8C转换成十进制数是__________；十进制数(—104)用八位二进制补码表示是__________。
四、逻辑函数化简，写出步骤（3+5+6＝14分）
2011年数字集成电路设计期末考试试卷_中国科技大学
Digital Integrated CircuitsFinal Exam, Fall 2011School of Software EngineeringUniversity of Science and Technology of China(19:00pm–21:00 pm November24th, 2011)Name:Student ID:Score:1. Which of the following two circuits is better in terms of speed? Why?(5 points)2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points)3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points)4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points)5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points)6.Consider a 24-bit, 6 stage carry-bypass adder with the following delays: t setup=4, t carry=1, t sum=4, t bypass=2.b) Consider the setup delay and carry propagation of the2nd, 3rd, and 4th stages.It is not on the critical path and can be made slower without affecting performance. If each stage is allowed to handle a different number of bits,how many bits would you assign to each of the first four stages to minimize the delay from inputs to the carry outputfor the first16 bits of the adder?(6 points)c)Given the condition that the number of bits in the last two stages is 8, how many bits would you assign to each of the last two stages to minimize the delay of the adder?(4 points)7. Assume the registers in the following figure are edge triggered with t clk-q, max= 4ns, t clk-q, min = 2ns, t setup = 1ns, and t hold= 1ns:CLK(a) What is the maximum operating frequency of this system if there is no skew and jitter? (8 points)(b) What is the maximum random clock skew that this system can tolerate? (6 points)8.Throughout this problem assume that the drain capacitance in the following figure,C D = 0.a) Assuming P(A=0）= P(B=0) = P(C=0) = P(D=0)=0.5, what are the activity factors (i.e.,α0→1) at each of the nodes n0– n3?(6 points)b) Assuming the circuit operates with a supply voltage V DD and a clock frequency f, what is the total dynamic power consumed by this circuit as a function of Cin, C1, C2, and C L (as labeled above)? Note that you should include the power dissipated by driving the A, B, C, and D inputs.(7 points)c)Using the method of logical effort, calculate the delay from A to n2 ((in units of t inv) as a function of Cin, C1, C2, and CL.(5 points)9. Sketch a transistor-level circuit for a master-slave positive edge-triggered register which consists of transmission gates. Express t setup and t hold in terms of t pd_inv(the delay of an inverter) and t pd_tx (the delay of a transmission gate). (7 points）10.What is the logic function performed by this circuit? What is the purpose of having the transistor M1? (4 points)11. Assume that the threshold voltage of NMOS transistors V TN = 0.4V. Calculate the voltage of nodes A and B respectively? (4 points)12.Consider the figure below. During the precharge phase, the output node is precharged to V DD. Assume that all inputs are set to zeros during precharge, and that the capacitance C a is discharged。
2010模电中期试卷__平行班
………密………封………线………以………内………答………题………无………效……电子科技大学二零一零至二零一一学年第1 学期期中考试模拟电路基础课程考试题卷（120 分钟）考试形式：开卷考试日期20 年11 月7 日课程成绩构成：平时20 分，期中20 分，实验0 分，期末60 分一、填空题（共30分，共 15个空格，每个空格2 分）1.PN结的基本特性是_______________________。
2.PN结的电击穿可以分为___________和__________类型。
3.在放大电路中，测得某三极管三个电极对地的电位分别是：AV=9V，B V =6.7V，C V=6V，该管是 ________ 型的硅管，A端为管子的 ______极，B端为管子的 ___ 极。
4.某晶体管的发射极电流等于1mA，基极电流等于20μA，则它的共射电流放大系数β=________，集电极电流等于_____________。
5. 某放大电路在负载开路时的输出电压为6V，当接入2KΩ负载后，其输出为4V，该电路的输出电阻为____________。
6.在如图1的电路中，T1，T2的特性相同，且β足够大，设U BE=0.6V，求I C2=_______mA和U CE2=_______V。
V(+10V)2ΩIIC2图1 图 27.图2中二极管为理想器件，V1工作在 ________ 状态； U A为 _______ V。
8.稳压二极管稳压时，其工作在 _______ 区；发光二极管发光时，其工作在 __________ 区。
（正向导通区，反向截止区，反向击穿区）………密………封………线………以………内………答………题………无………效……二、 选择题（共15分，每题3 分）1.在图3所示的稳压电路中，稳压管的稳定电压为8V ，稳压管电流小于2mA 时不能稳压。
为使稳压管起稳压作用，则负载电阻R L 应大于（ ） A. 4 k Ω B. 1 k Ω C. 800Ω D. 667Ω图 32. 某场效应管的转移特性如图4所示，该管为（ ）A. N 沟道增强型MOS 管 B. N 沟道耗尽型MOS 管 C. P 沟道增强型MOS 管 D. P 沟道结型场效应管3.三极管工作在放大状态的条件是（ ）。
2010-2011第二学期A卷参考答案及评分标准
安徽大学2010—2011学年第 2学期《 集成电路原理 》（A 卷）考试试题参考答案及评分标准一、简答题（每小题3分，共30分）1. 逻辑综合包括那几步？答：转换（1分）、逻辑优化（1分）和映射（1分）三步。
2. 等比例缩小有几类？答：恒定电场（CE ）等比例缩小定律（1分）、恒定电压（CV ）等比例缩小定律（1分）和准恒定电场（QCE ）等比例缩小定律（1分）。
3. 什么是鸟嘴效应？答：在场区氧化过程中（1分），氧也会通过氮化硅边缘向有源区侵蚀，在有源区边缘形成氧化层，伸进有源区的这部分氧化层被形象地称为鸟嘴（1分），它使实际的有源区面积比版图设计的面积缩小（1分）。
4. 什么是闩锁效应？答：在CMOS 芯片中（1分），在电源VDD 和地线GND 之间由于寄生的PNP 和NPN 双极性BJT 相互影响而产生的一低阻抗通路（1分），它的存在会使VDD 和GND 之间产生大电流，从而破坏芯片或者引起系统错误（1分）。
5. CMOS 反相器的上升时间、下降时间和传输延迟时间的定义是什么？答：上升时间r t 是输出从DD V 1.0上升到DD V 9.0所需要的时间（1分）；下降时间f t 是输出从DD V 9.0下降到DD V 1.0所需要的时间（1分）；pHL t 表示从输入信号上升边的50%到输出信号下降边的50%所经过的延迟时间，也叫做输出从高向低转换的传输延迟时间，pLH t 表示从输入信号下降边的50%到输出信号上升边的50%所经过的延迟时间，也叫做输出从低向高转换的传输延迟时间（1分）。
6. 版图的检查包括哪些内容？版图的检查包括： 设计规则检查（Design Rule Check ，DRC ）（1分）； 版图和电路图的一致性检查（Layout Versus Schematic ，LVS ）（1分）；版图寄生参数提取（Layout Parasitic Extraction ，LPE ）和 后仿真。
十四套名校数电考研真题、答案与详解
十四套名校数电考研真题、答案与详解网学天地（）出品版权所有！目 录1华中科技大学2008年《电子技术基础》考研真题与答案 (1)2电子科技大学2010年《数字电路》考研真题与答案 (6)3浙江大学2011年《信号系统与数字电路》考研真题与答案 (14)4吉林大学2010年《电子技术》考研真题与答案 (20)5南开大学2011年《电子综合基础》考研真题与答案 (23)6华南理工大学2011年《电子技术基础》考研试题 (27)7哈尔滨工业大学2010年《电子技术基础》考研真题与答案 (33)8哈尔滨工业大学2010年《电路与数字电子技术》考研真题与答案 (39)9哈尔滨工业大学2010年《信号与系统、数字电路》考研真题与答案 (40)10复旦大学2009年《电子线路与集成电路设计》考研真题与答案 (48)11东南大学2008年《信号与系统、数字电路》考研真题与答案 (52)12深圳大学2011年《数字电路与专业综合》考研真题与答案 (60)13重庆大学2010年《电子技术一》考研真题与答案 (67)14北京邮电大学2009年《电子电路》考研真题与答案 (71)网学天地（ ）出品 版权所有！ 11 华中科技大学2008年《电子技术基础》考研真题与答案数字电子技术部分一、填空题（每空1分，共20分）4．数字电路中的三极管一般工作于________区和________区。
答案：截止 饱和5．(63)O 的二进制补码是________，格雷码是________。
答案：(101100)B (101010)B6．四个逻辑变量的最小项最多有________个，任意两个最小项之积为________。
答案：16 07．触发器是对脉冲________敏感的存储单元电路，锁存器是对脉冲________敏感的存储电源电路。
答案：边沿 电平8．对于一个含有逻辑变量A 的逻辑表达式L ，当其他变量用0或1代入后，表达式可化简为：L =________或________时，会产生竞争冒险。
电子科技大学数字电路真题2010年_真题-无答案
电子科技大学《数字电路》真题2010年(总分140,考试时间90分钟)一、选择题1. 两个二进制数进行算术运算，下面______说法是不正确的。
A.两个无符号数相加，如果最高位产生进位输出，则肯定发生溢出 B.两个最高位不同的补码进行相加运算，肯定不会产生溢出 C.两个补码进行相加运算，如果最高位产生进位输出，则肯定发生溢出 D.两个补码的减法运算可以用加法器来实现2. 以下描述一个逻辑函数的方法中______只能唯一表示。
A.表达式 B.逻辑图 C.真值表 D.波形图3. 在不影响逻辑功能的情况下，CMOS与非门的多余输入端可______。
A.接高电平 B.接低电平 C.悬空 D.通过电阻接地4. 欲产生序列信号11010111，则至少需要______级触发器。
A.2 B.3 C.4 D.55. 一个8位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为______。
A.11001111 B.11110100 C.11110010 D.111100116. 为构成4096×16的RAM区，共需1024×4位的RAM芯片______片。
A.64 B.8 C.16 D.327. 逻辑函数F1=∑A，B，C，D(2，3，5，8，11，13)和F2=∏A，B，C，D(2，4，7，10，12，13)之间满足______关系。
A.对偶 B.相等 C.香农展开 D.反演8. 移位寄存器由8级触发器组成，用它构成的扭环形计数器具有______种有效状态；用它构成的环形计数器具有______种有效状态，构成线性反馈移位寄存器具有______种有效状态。
A.16，8，511 B.4，8，15 C.16，8，255 D.8，16，1279. 若要将一异或非门当做反相器(非门)使用，则输入端A、B端的连接方式是______。
A.A 或B中有一个接“1” B.A或B中有一个接“0” C.A和B并联使用 D.不能实现10. 实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的______。
2010-2011第二学期B卷参考答案及评分标准
2010-2011第二学期B卷参考答案及评分标准安徽大学2010—2011学年第2学期《集成电路原理》（B卷）考试试题参考答案及评分标准一、名词解释题（每小题3分，共15分）1. EDA：Electronic Design Automatic （2分）电子设计自动化（1分）。
2. DRC：Design Rule Check （2分）设计规则检查（1分）。
3.TSPC：True Single Phase Clock （2分）真正的单相时钟（1分）。
4. ASIC：Application Specific Integrated Circuit （2分）专用集成电路（1分）。
5. ULSI：Ultra Large Scale Integrated Circuits （2分）甚大规模集成电路（1分）。
二、编程题（20分）设计一个时钟电路，具有时/分/秒计数功能，完成12小时计数。
答：module counter_h12 (clk, rst, s, m, h);input clk, rst;output [5:0] s, m;output [3:0] h;reg [5:0] s, m; (5 分)always@(posedge clk or posedge rst)if(rst)s<=6’b000000;else if (s= =6’b111011)s<=6’b000000;elses<=s+1; (5 分)always@( posedge clk or posedge rst)if (rst)m<=6’b000000;else if (s= =6’b111011)beginif(m= =6’b111011)m<=6’b000000;elsem<=m+1;end (5 分)always@( posedge clk or posedge rst)if(rst)h<=4’b0000;else if ((s= =6’b111011)&&(m= = 6’b111011))beginif(h= =4’b1011)h<=4’b0000;elseh<=h+1;endendmodule (5 分)三、简答题（每小题4分，共20分）1.集成电路的设计方法分为哪三种？答：基于PLD的设计方法（2分），半定制设计方法（1分），定制设计方法（1分）。
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中国科学技术大学苏州研究院软件学院
数字集成电路设计
期中考试
(2010年10月11日2:00pm—3:30pm)
1.问答题
a)叙述摩尔定律（5分）。
b)叙述评价数字集成电路设计质量的四个基本特性（6分）。
c)叙述长沟MOS晶体管与短沟MOS晶体管的区别(6分）。
d)MOS管的电容由哪几部分构成?并说出在不同工作模式下的区别(8分）。
e)以反相器为例,说出静态CMOS电路的功耗包括哪几部分(6分）？
f)数字集成电路按比例缩小有几种情形（6分）?
g)下面的两种电路哪个性能(速度)更优越一些?并说出原因(5分）。
h)下面的电路哪个是无比逻辑,哪个是有比逻辑?并说出有比逻辑与无比
逻辑的区别(5分）。
2．下图为一RC网络。
计算：
a)从输入In到Out1的Elmore延时（5分）;b)从输入In到Out2的Elmore延时（5分）;c)确定哪条路径是关键路径（3分）?
3.假设下图中反相器由标准CMOS实现,并且具有对称的电压传输特性。
假设
C intrinsic = C gate (γ=1),单位尺寸反相器的等效电阻与电容为R和C。
单位尺
寸反相器的本征延时为t inv。
反相器inv2, inv3和inv4的尺寸S1，S2和S3不小于1。
a)确定S1，S2和S3使时延最小（5分），并计算总的最小时延（以t inv为单位）
（5分）。
b)确定反相器inv2, inv3和inv4的尺寸S1，S2和S3使功耗达到最小（4分）。
4．如下图所示的逻辑网络，要求确定复合门电容y和z使A端到B端延时最小。
a)计算A端到B端总的逻辑努力LE（3分）;b)计算A端到B端总的电气努力F （2分）;c)计算A端到B端总的分支努力B (3分）;d)计算A端到B端总的路径努力PE (2分）;e)确定最佳级努力SE (3分）(近似为整数);f)确定A端到B端的最小时延（以t inv为单位）(3分）;g)确定电容y (5分）;h)确定电容z (5分）。