Viterbi译码器研究目的意义及现状
可配置的Viterbi译码器的FPGA实现的开题报告
可配置的Viterbi译码器的FPGA实现的开题报告一、选题背景及意义随着通信技术的不断进步，数字通信技术在现代通信系统中占有越来越重要的地位。
Error-Correcting Codes是数字通信系统中广泛使用的技术之一，它能够在数据传输过程中发现和纠正错误，从而保证传输数据的可靠性。
Viterbi译码器是一种常用的Error-Correcting Codes解码器，它是由Andrew Viterbi于1967年提出的。
Viterbi译码器主要应用于数字通信、数据存储、卫星通信和数字广播等领域。
数字通信技术的迅速发展和应用推动了Viterbi译码器技术的不断完善和优化。
通过FPGA实现可配置的Viterbi译码器，能够在数码通信领域中发挥重要的作用，进一步提高传输的可靠性和传输速度。
二、相关研究现状现有的Viterbi译码器研究主要集中在理论算法和软件实现方面。
其中，Viterbi算法的研究涵盖了多种变化和改进，包括硬判决Viterbi解码器和软判决Viterbi解码器，以及不同的度量距离和状态迁移机制。
另外，还有一些研究对Viterbi译码器进行了不同水平的优化和改进，如采用并行算法和硬件实现等。
由于FPGA优秀的可编程性和高速性能，FPGA实现的Viterbi译码器成为近年来的研究热点之一。
三、研究内容和方法本课题主要研究可配置的Viterbi译码器的FPGA实现。
在实现过程中，主要包括以下几个方面：（1）研究Viterbi算法的基本原理以及主要思路；（2）确定FPGA实现的Viterbi译码器的框架，并设计相应的硬件电路；（3）通过Verilog HDL语言编写代码，实现硬件设计；（4）对设计代码进行仿真和测试，验证设计的正确性和实现的效果。
四、预期成果预期的成果为成功实现可配置的Viterbi译码器的FPGA实现，并在FPGA平台上进行验证。
实现的Viterbi译码器可以适应不同的码率和约束长度，并能够提供高速度和高处理能力。
卷积码的编码及解码Viterbi解码Word版
卷积码的编码及解码（Viterbi 解码）一、实验目的1、了解卷积码的基本原理；2、掌握卷积码编码的电路设计方法；2、掌握卷积码 Viterbi 译码的基本方法和电路设计方法。
二、实验仪器1、移动通信实验箱一台；2、台式计算机一台；三、实验原理1.卷积码编码原理卷积码是一个有限记忆系统，它也将信息序列切割成长度 k的一个个分组，与分组码不同的是在某一分组编码时，不仅参看本时刻的分组而且参看本时刻以前的 L 个分组。
我们把 L＋1 称为约束长度。
2.卷积码的译码算法（硬判决 Viterbi 译码）Viterbi译码算法是一种最大似然算法，它不是在网络图上依次比较所有可能的路径，而是接收一段，计算，比较一段，保留最有可能的路径，从而达到整个码序列是一个最大似然序列。
Viterbi解码算法的基本步骤如下：1、从某一时间单位j＝m开始，对进入每一状态的所有长为j段分支的部分路径，计算部分路径度量。
对每一状态，挑选并存储一条有最大度量的部分路径及其部分度量，称此部分路径为留选（幸存）路径。
2、j增加1，把此时刻进入每一状态的所有分支度量，和同这些分支相连的前一时刻的留选路径的度量相加，得到了此时刻进入每一状态的留选路径，加以存储并删去其他所有的路径。
因此留选路径延长了一个分支。
3、若j<L+m，则重复以上步骤，否则停止，译码器得到了有最大路径度量的路径。
上面的过程可以简单的总结为“加、比、选”（也称ACS）。
四、实验步骤1、将实验箱和计算机通过串行口连接好，为实验箱上电。
2、将与实验箱相连的电脑上的学生平台程序打开。
在“实验选择”栏中选择“卷积码”实验，点击确认键。
从而进入此实验界面。
3、在实验界面上点“生成数据”，让系统生成待编码的随机比特。
也可在界面上直接双击所显示的 bit，修改其值。
4、在界面上点击下发“原始数据”，该数据将被送入单片机（或 CPLD）进行卷积编码然后经过编码的数据被送回学生平台并显示在“编码数据”栏。
Viterbi译码器回溯算法实现研究
ｆ ｃ ｏ ｌ ｌＥｅｔ ｎｃＥ ｇｎ ｅｉｇ Ｏ ｔｅ ｃｒｎｃＴ ｃ ｎ ｌ ｙ ＮＵ Ｎａｊｎ １０ ４ Ｃ ｉａ） ｈ ｏ ｏ ｌ ｒ ｉ ｎ ｉｅｒ ｐｏ ｌ ｔ ｉ ｅｈ ｏｏ ， Ｓ Ｓ ｃｏ ｎ ｅ ｏ ｇ ｎｉｇ２ ０ ９ ， ｈｎ
这种 方式概念简单，译码延时短（ 以为回溯深度值 ，但 可 由于其在硬件实现上连线复杂度高 ， 硬件资源耗费大（ 主要是 因为寄存器位数较宽１ ，因此在实际实现 Ｖｉ ｒｉ ｔ ｂ 译码器时常 ｅ 不被采用。另外一种方式是 Ｒ ｄ ｒ 出的 回溯译码方式 ，这 ｕｅ提 ， 种方式利用硬件存储器对状态转移标志矢量进行存储 ，有效 地 降低 了硬件实现上 的连线复 杂度 ，因而在 当前 Ｖｉ ｒ ｉ ｔ ｂ 译 ｅ 码器 的设计 巾得 到了广泛 应用 ，但是其与寄存器交换法相 比
Ｖ ｔｒｉ ｉ ｂ 译码 器回溯算法 实现研 究 ｅ
王建新 于贵智
２０９） １０４ （ 南京理工大学电光学院 南京
摘 要 ：该文介绍了两种 Ｖｉ ｒ ｉ ｔ ｂ 译码器 回溯 译码 算法，通过对这两种算 法硬件 实现 结构上的优 化，给出了这两种 ｅ
算法的 Ｆ ＧＡ实现方法 ，比较 了两种实现方法的优缺点 。最后将其应用在实际的 Ｖｉ ｒｉ Ｐ ｔ ｂ 译码器设计上 ，验证了算 ｅ
ｂ ｔ ｅ ｈ ｗｏ ｒ ａ ｉａ ｉ ｎ ｍｅ ｈ ｄ ｓｇ ｖ ｎ． ｎ ｌ ， ｈ ｗｏ ｒ ａ ｉａ ｉ ｎ ｍｅ ｈ ｄ ｒ ｐ ｌ ｄ ｔ ｔ ｒ ｅ ｏ ｅ ， ｅ ｗｅ ｎ ｔ ｅ ｔ ｅ ｌ ｔｏ ｔ ｏ ｓ ｉ ｉｅ Ｆｉ ａ ｙ ｔ ｅ ｔ ｅ ｌ ｔｏ ｔ ｏ ｓ ａ ｅ ａ ｐ ｉ ｏ Ｖｉｅ ｂｉ ｃ ｄ ｒ ｚ ｌ ｚ ｅ ｄ ａ ｄ ｂ ｔ ｉ ｌ ｔｏ ｎ ａ ｄｗａ ｅ ｔ ｓ ｈ ｗ ｈ ｔｔ ｅ ｐ ｅ ｅ ｔ ｄ ｉ ｌ ｍｅ ｔ ｔｏ ｅ ｈ ｄ ｒ ｏ ｒ ｃ ． ｎ ｏ ｈ ｓｍｕ ａ ｉ ｎ ａ ｄ ｈ ｒ ｒ ｅ ｔｓ ｏ ｔ ａ ｈ ｒ ｓ ｎ ｅ ｍｐ ｅ ｎ ａ ｉｎ ｍ ｔ ｏ ｓ ａ ｅ ｃ ｒ ｅ ｔ
关于基于Xilinx FPGA 的高速Viterbi回溯译码器的性能分析和应用介绍
关于基于Xi1inXFPGA的高速Viterbi回溯译码器的性能分析和应用介绍新一代移动通信系统目前主要采用多载波传输技术，基带传输速率较3G有很大提高，一般要求业务速率能达到30Mb/s以上。
约束长度卷积码以及Viterbi 译码器由于其性能和实现的优点，在新一代通信系统中仍然占有一席之地。
这就要求进一步提高Viterbi译码器的译码速率，同时优化Viterbi设计以减少由速率提高和约束长度的增加带来的硬件实现复杂度。
1Viterbi译码器基本结构Viterbi译码器主要由分支度量计算(BMU),度量累积存贮(PathMetric),度量比较判断(ACS)以及回溯译码(TraceBack)4个模块组成[1],如图1所示。
本文优化主要针对约束长度为9的1/2卷积码，生成多项式为561(oct),753(oct)。
BMU(BranchMetricUnit)模块计算接收的2个软信息与4种可能的编码输出的欧式距离，作为分支度量送入ACS模块。
ACS(Add_Compare_Se1ect)模块根据编码方式和状态转移将分支度量和256状态的度量分别进行累积相加，得到进入下一时刻的新度量，然后比较到达下一时刻同一状态的2种度量大小，选择小的度量，同时生成各状态的幸存比特输出。
TraceBack回溯模块由ACS生成的当前时刻的判决比特回溯1个时刻(1为回溯深度)，得到1时刻前的状态和译码输出。
图1VitCrbi译码器的组成结上；—：2Xi1inxVirtexII的结构和功能VirtexII是Xi1inx公司的高性能系列FPGA o最高规模能达到8000000门,内部时钟高达400MHz0存贮单元具有高达到3M容量的真正双端口B1OCkRamo 运算单元中包括最多168b 的专用乘法器。
VirtexII 中的可配置单元为C1B(Configurab1e1og ic B1occks)。
C1B 中的资源可以灵活配置成多种结构。
高速VITERBI译码器的优化和实现
摘要：大约束度卷积码作为信道纠错编码在通信中得到了广泛的应用，而其相应的Viterbi 译码器硬件复杂度大，限制了译码速度。
分析了Viterbi译码器的结构，优化了各模块，合理地组织了存储器结构，简化了接口电路。
用FPGA实现Viterbi译码器，提高了译码器速度。
关键词：卷积码Viterbi译码ACS路径度量存储FPGA实现Viterbi算法是一种基于最大后验概率的卷积译码算法，应用广泛。
CDMA的IS-95标准和WCDMA3GPP标准将卷积码作为高速实时数据传输的信道纠错编码，使Viterbi译码器成为移动通信系统的重要组成部分。
为保证纠错性能，卷积码结束度一般选择比较大的，在3GPP中规定约束度K=9。
出于实时性的考虑，移动通信系统中对译码时延的要求比较高，需要高速译码器的支持。
可是Viterbi译码算法的复杂度、所需存储器容量与结束长度成指数增长关系，成为限制译码器速度的瓶颈。
Viterbi译码器每解码一位信息位就需对2k-1个寄存器的状态进行路径度量，并对相应的存储单元进行读写。
这种情况下，可以采用状态路径存储单元分块的方法，以提高其译码性能，缺点是ACS单元与存储器之间的接口电路十分复杂，不易实现。
本文分析和优化了Viterbi译码器的结构，提出了一种FPGA实现方案，简化了接口电路，提高了速度。
用这种结构实现的单片集成译码器译码速率达350kbps、时钟频率30MHz。
以下先分析译碱器总体结构，然后对各模块设计和实现做详细说明。
1算法简述及译码器结构本文采用3GPP标准规定的K=9，码率r=1/2的(753,561)卷积码，卷积编码器送出的码序列C，经过信道传输后送入译码器的序列为R。
译码器根据接受序列R，按最大似然准则力图找出正确的原始码序列。
Viterbi译码过程可用状态图表示，图1表示2个状态的状态转移图。
Sj,t和Sj+N/2,t 表示t时刻的两个状态。
在t+1时刻，这两个状态值根据路径为0或者1，转移到状态S2j+1和S2j+1,t+1。
viterbi译码器通讯原理
viterbi译码器通讯原理Viterbi译码器通信原理引言：在通信系统中，译码器是一种重要的设备，用于将接收到的信号转换为原始信息。
其中，Viterbi译码器是一种常用的译码器，其基本原理是使用Viterbi算法来实现最大似然译码。
本文将介绍Viterbi 译码器的通信原理及其工作过程。
一、Viterbi译码器的基本原理1.1 译码器的作用译码器在通信系统中扮演着重要的角色，其主要作用是将接收到的信号转换为原始信息。
在数字通信系统中，译码器通常用于纠正或解决信道中产生的误码问题。
1.2 Viterbi译码器的优势Viterbi译码器是一种基于状态转移的译码器，相比于其他传统译码器，具有以下优势：- 具有较高的译码性能：Viterbi译码器能够有效地纠正信道中的错误，提高译码性能。
- 具有较低的复杂度：Viterbi译码器的算法相对简单，可以较快地进行译码操作。
- 可以应用于多种通信系统：Viterbi译码器适用于不同类型的通信系统，包括无线通信、卫星通信等。
二、Viterbi译码器的工作原理2.1 状态转移图Viterbi译码器的工作原理基于状态转移图。
状态转移图是一种表示状态和状态转移关系的图形模型，其中每个状态代表译码器的一个内部状态，状态之间的转移表示译码器的状态迁移过程。
2.2 序列似然度计算在Viterbi译码器中，首先需要计算接收到的信号序列与每个可能的码字之间的似然度。
利用接收到的信号和码字的对应关系，可以计算得到每个码字的似然度。
2.3 动态规划过程Viterbi译码器使用动态规划的方法来选择最优的译码路径。
动态规划的基本思想是将问题分解为子问题，并利用子问题的最优解来求解原问题的最优解。
在Viterbi译码器中，通过比较不同状态的路径似然度，选择具有最大似然度的路径，即为最优路径。
通过递归地比较不同状态的路径似然度，可以得到整个信号序列的最优译码路径。
2.4 回溯路径在Viterbi译码器中，回溯路径是译码器输出的信号序列。
可编程Viterbi译码器设计与实现
Ｄｅ ｓ ｉ ｇ ｎ ａ ｎ ｄ ｉ ｍｐ ｌ ｅ ｍｅ ｎ ｔ ａ ｔ ｉ ｏ ｎ ｆ ｏ ｒ ｐ ｒ ｏ ｇ ｒ ａ ｍｍａ ｂ ｌ ｅ Ｖｉ ｔ ｅ ｒ ｂ ｉ ｄ ｅ ｃ ｏ ｄ ｅ ｒ
码 器 整 体 结 构 图如 图 １所 示 。
２ ９
基金项目 ： 国 家 自然科 学 基 金 重 点 项 目（ ６ １ １ ３ ６ ０ ０ ２）
《 电子 技 术 应 用 》 ２ ０ １ ４ 年 第４ ０ 卷 第３ 期
Ａｐ ｐ ｌ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｏ ｆ Ｉ ｎ ｔ ｅｇ ｒ ａ ｔ ｅ ｄ Ｃｉ ｒ ｃｕ ｉ ｔ ｓ
是 Ｐ ＭＵ 与 Ａ Ｃ Ｓ单 元 的接 口部 分 ， 它 与 前 者 的作 用 刚 好 相 反 ，它 是 将 Ｐ ＭＵ 中 取 来 的 ４路 路 径 度 量 信 息 转 换 成 ４
路 并行 的路径 度量值 ， 然 后送人 到 Ａ Ｃ Ｓ Ｕ进行运 算 。
１ ． ４ 幸 存 路 径 度 量 存 储 管 理 单 元
ｄ ｅ ｓ ｉ ｇ ｎ ｅ ｄ ａ ｎ ｄ ｔ ｈ ｅ ｃ ｏ ｄ ｉ ｎ ｇ ｏ ｆ（ ２， １ ， ７ ）ｆ ｏ ｒ ｍ ａ ｔ ｉ ｓ ｉ ｍ ｐ ｌ ｅ ｍｅ ｎ ｔ ｅ ｄ ｂ ｙ Ａ Ｓ Ｉ Ｃ ．Ｃ ｏ ｍ ｐ ａ ｒ ｅ ｄ ｔ ｈ ｅ ｐ ｅ ｆ ｒ ｏ ｒ ｍａ ｎ ｃ ｅ ｏ ｆ ｔ ｈ ｅ ｔ ｗ ｏ ｄ ｅ ｓ ｉ ｇ ｎ， ｔ ｈ ｅ ｍａ ｘ ｉ ｍｕ ｍ
ｍａ ｄ ｅ ｔ ｈ ｅ ｂ ｅ ｎ ｅ ｉ ｆ ｃ ｉ ａ ｌ ａ ｔ ｔ ｅ ｍｐ ｔ ｆ ｏ ｒ ｔ ｈ ｅ ｃ ｏ ｍｍｕ ｎ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｓ ｙ ｓ ｔ ｅ ｍ ｉ ｎ ｔ ｅ ｒ ｍｓ ｏ ｆ ｃ ｈ ａ ｎ ｎ ｅ ｌ ｔ ｒ ａ ｎ ｓ ｍｉ ｓ ｓ ｉ ｏ ｎ．Ｔ ｈ ｅ ｄ ｅ ｄ ｉ ｃ ａ ｔ ｅ ｄ ｐ ｒ ｏ ｃ ｅ ｓ ｓ ｏ ｒ ａ ｒ ｃ ｈ ｉ ｔ ｅ ｃ ｔ ｕ ｒ ｅ ｉ ｓ
卷积码Viterbi译码的优化与实现
第３ ９卷 第 ３ （ 期 总第 １３期 ） ５
２１ ０ ０年 ９月
火 控 雷 达 技 术
Ｆ ｒ ｎｒ ｌＲａ ａ ｅ ｈ ｏｏ ｙ ｉ Ｃｏ ｔ ｄ ｒ Ｔ ｃ ｎ ｌｇ ｅ ｏ
Ｖ １３ ｏ３ Ｓｒ ｓ ５ ） ｏ．９Ｎ ． （ｅｉ ３ ｅ１
Ｓｐ ００ ｅ ．２ １
其 中 ６个 Ｄ触 发器 称 为编 码 寄存 器 ， 因此 该卷
位编码输出， 编码输 出不仅与当前 时刻输入信息有 关， 还与本 时刻 以前 的 Ｌ＝ｍ ＋１个 分 组 有 关 ， Ｌ称 为 约束长度 ， Ｒ＝ｋ ｎ称 为 编码效 率 。一种 在卫 星通 ／
信 中得 到广 泛应 用 的 （ ， ， ） 积 码 的编 码示 意 图 ２ １６ 卷
卷 积码 Ｖｔ ｂ 译 码 的优 化 与 实 现 ｉ ｒｉ ｅ
皋 浦 汪彦 彦
（ 西安 电子 工程研 究所 西安 ７００ ） １ １ ０
【 摘要】 给出了一种（ ， ，） ２ １６ 卷积码 Ｖｔｂ 译码器的 Ｆ Ｇ ｉｒｉ ｅ Ｐ Ａ设计 方案 ， 重点对加 比选单元进行 了优
化 ， 用预计 算和 查表技 术 来 实现 加 比选 单元 ， 采 以替 代传 统 的加 比 选 结构 ， 有 节省 资源 ， 具 速度 快 ，
见图 １
收稿 日期 ：０ ０—０ ０ ２１ ６ ４
积码的编码状态共有 ２ ＝ ４个状态 ， 。６ 编码寄存器的 状态随外部输入不断变化 的过程可以用篱笆图或网 格 图 （ ｒｌｓ 来 表 示 （ 图 ２ ， 于篇 幅 ， 们 以 Ｔｅ ｉ） ｌ 见 ）限 我 （ ， ， ） 积 码 为 例 ， 入 编 码 器 的信 息 序 列 Ｍ ＝ ２ １２ 卷 输 （０ １０ ）则 由编码器输出的码序列 Ｃ＝（ １１ ， １１ １０ ， １， ０
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Viterbi译码器研究目的意义及现状Viterbi译码器研究目的意义及现状 1研究的目的和意义
由于卷积码的优良性能，被广泛的应用于深空通信，卫星通信和2G及3G移动通信中，卷积码有三种译码方法:门限译码，门限译码,概率译码和Viterbi 算法,其中Viterbi算法是一种基于网格图的最大似然译码算法,是卷积码的最佳译码方式,具有效率高、速度快等优点。
Viterbi译码充分发挥了卷积码的特点，使译码错误概率达到最小，在码的约束度较小时，它具有译码算法效率高，速度快，译码器也简单的特点。
FPGA(Field,Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
同时在FPGA的基础上实现Viterbi译码器，迎合了当前FPGA迅猛发展的趋势。
把相对成熟的技术应用到某些特定领域如通讯，视频，信息处理等等开发出满足行业需要并能被行业客户接受的产品这方面主要是FPGA技术和专业技术的结合问题，另外还有就是与专业客户的界面问题产品设计还包括专业工具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的，FPGA技术是一个实现手段在这个领域，FPGA因为具备接口，控制，功能IP，内嵌CPU等特点有条件实现一个构造简单，固化程度高，功能全面的系统产品设计将是FPGA技术应用最广大的市场，具有极大的爆发性的需求空间产品设计对技术人员的要求比较高，路途也比较漫长不过现在整个行业正处在组建“首发团队”的状态，只要加入，前途光明产品设计是一种职业发展方向定位，不是简单的爱好就能
做到的～产品设计领域会造就大量的企业和企业家，是一个近期的发展热点和机遇。
2卷积码及其Viterbi算法简介
卷积码是1955年由Elias提出，它与分组码不同，分组码是把k个信息比特的序列编成n个比特的码组，每个码组的n-k个校验位仅与本码组k个信息位有关，而与其他码组无关。
为了达到一定的纠错能力和编码效率，分组码的码组长度一般都比较大。
编译码时必须把整个信息码组存储起来，由此产生的译码延时随n 的增加而增加。
卷积码的概率译码最早始于1961 年由Wozencraft提出的序列译码，1963 年由Fano进行了改进，提出了Fano算法。
1967 年由Viterbi提出了另外一种概率译
码算法Viterbi译码算法，它是一种最大似然译码算法，在码的约束度较小时，它比序列译码算法效率更高、速度更快，译码器也较简单。
因此，自Viterbi 译码算法提出以来，无论在理论上，还是在实践上都得到了极其迅速的发展。
Viterbi算法并不等价于最大似然算法，但是，在一定的条件下，Viterbi算法就是最大似然译码和最佳译码算法。
3基于FPGA的Viterbi译码器国内外现状
1967年，A(J(Viterbi提出了Viterbi算法。
之后，GD.Fomey证明Viterbi算法实际上是一种基于卷积码网格图的最大似然译码算法，对于用移位寄存器描时间离散Markov过程，Viterbi算法的网格图与FFT的计算流图是述的有限状态,
相同的。
受此启发，部分并行、级联结构和混合结构等FFT上适用的结构开始用于Viterbi译码器。
加比选(ACS)过程是Viterbi译码中的核心部分，其非线性反馈环制约着整个译码速度。
1989年，GFettweis和H(Meyr提出了Systolic
Array结构，使用代数方法分析Viterbi译码过程，找到了ACS的一种线性映射，打破了ACS单元瓶颈。
这种结构类似于矩阵运算，非常适合于VLSI实现。
但当状态数较多时，电路规模将难以忍受。
功耗与规模是硬件设计中主要的制约因素，针对功耗和复杂性的考虑，九十年代大量的Viterbi算法的改进算法被提出来。
少量状态过渡SST算法，使用了预编码的方法，使得在信道没有错误时，大部分状态为0，由此减少了状态转移，从而大大降低了功耗。
J(B(Anderson和S(Mohan提出了Viterbi译码算法的M算法，通过减少进行加比选操作的状态数目而降低了译码器的硬件复杂度。
T算法、路径值控制的判决存储算法(PCDS)、减少状态序列检测(RssD)算法等都不同程度上降低了硬件复杂度。
BER性能和规模、功耗指标是相互矛盾的，一般情况下提高BER性能必然导致复杂度和功耗的增加，复杂度和功耗的降低必然导致系统性能的降低，改进的算法实质上是对上述指标的权衡考虑。
国内对于Viterbi算法的研究大多是对Viterbi译码器实现结构的研究，通过改变核心功能模块的结构提高速度或是减小功耗，主要用FPGA实现。
在译码器组成模块中，对幸存路径管理SM和ACS功能模块的研究最多。
国内对硬件实现结构的研究大多数是在国外提出的方法的基础上进行的，对于算法本身的研究并不多。