一位全加器电路版图设计
实验一 一位全加器设计
实验名称一位全加器设计指导老师尚丽娜成绩
专业电科班级 1102 姓名汪磊学号 31102333
一、实验目的
1、学习QuartusII软件，学习使用原理图输入法设计电路。
2、学习DE1平台基本构成，能够使用DE1平台进行简单设计。
二、实验要求
使用QuartusII原理图输入法设计一位全加器，要求自行设计一位全加器电路图，使用基本门电路构成一位全加器。
使用QuartusII软件进行电路输入，并对设计电路进行仿真，并下载到硬件平台。
三、实验设备
PC机、DE1硬件平台
四、实验原理
Ci A B S C0
根据真值表可得出逻辑表达式
S=Ci⊕Ａ⊕Ｂ
C0=AB+ACi+BCi
其中A,B为要相加的数，Ci为进位输入；S为和，Co是进位输出；
五、实验过程
根据逻辑表达式即可画出逻辑电路图，如下图所示
异或：XOR 二输入与门：and2 三输入或门：or3
六、实验结果
经过程序仿真以后得到功能仿真时序图
通过观察，可以明显看到真值表中所描述和的八种状态中在时序图中都有所呈现，从而反向验证了我的逻辑电路图的正确性。
七、心得体会
通过对QuartusII软件的学习，我对数字电路有了更直观具体的了解，并且对数字电路，对可编程逻辑器件产生了浓厚的兴趣，希望自己能在这门课程中与老师多交流，
多学习。
1位全加器
西南科技大学实验报告课程名称：现代数字系统设计实验题目： 1位全加器的设计专业班级：电子0501学生姓名：余盛明学生学号： 20054739实验时间： 2008.10.31指导教师：刘桂华一、实验目的1. 熟悉QUARTUSII软件的使用；2. 熟悉实验箱的使用；3. 掌握利用层次结构描述法设计电路。
二、实验原理一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中a,b,cin 信号可采用实验箱上键1、键2和键3进行输入，s,co信号采用D1与D2发光二极管来显示。
图1 原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为fuladder，芯片名为EP1C3T144。
新建VHDL语言文件，输入如下半加器VHDL语言源程序；library IEEE;use IEEE.STD_LOGIC_1164.all;entity half_adder isport(a : in STD_LOGIC;b : in STD_LOGIC;s : out STD_LOGIC;co : out STD_LOGIC);end half_adder;architecture half_adder of half_adder issignal c,d:std_logic;beginc<=a or b;d<=a nand b;co<=not d;s<=c and d;end half_adder;2.保存半加器程序为half_adder.vhd，选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块。
3.建一原理图文件，在原理图中调用半加器与或门模块，按照图1所示连接电路。
实验1 一位全加器设计
双击图形编辑窗口空白处，可弹出
Symbol对话框，如图1-12所示。在左上角 的元件库中一共包含3个库： megafunctions（参数可设置宏功能模块库 ）、others（集合MAX+PLUSⅡ中的74系 列芯片）、primitives（基本逻辑门）。我 们可以选中primitives→logic来选择与门和 异或门；也可以在name处直接输入名字。
文字编辑 移动工具
未定义信号 设置高电平1
弱未知 弱逻辑1
反转 时钟设置 随机值
• 该例中我们只需要用到高低电平的设置就 可以了，任意选中信号a或者b的一段，单 击“设置高电平1”即可。完成激励信号设 置后如图。
（5）、保存波形文件。
单击File→Save As，将波形文件保存在D 盘FULLADD文件夹中。文件名是： HALFADD,后缀名：.vwf。观察Project Navigator窗口File栏，新增波形文件。
实验1 一位全加器设计
实验目的 掌握QuartusⅡ进行设计开发的具体步骤，
以及重要的功能和使用方法。
实验内容与要求： 原理图设计一位全加器。 完成波形仿真和硬件验证。
实验步骤与结果
1.建立工作库文件夹 该文件夹被默认为工作库（Work Library） 。例如：在D盘，建立一个文件夹 FULLADD，即路径为D:\FULLADD。
4.启动全编译
• 直接启动全编译（Processing→Start Compilation）来自动完成整个编译工作。
• 编译前，将需要编译的文件设置成顶层实体。因 为一个工程内可能有多个需要编译的设计文件（ 特别是层次型的工程设计，全加器以半加器为底 层设计，有两个设计文件，一个是半加器，一个 是全加器）。具体做法：选中Project Navigator 窗口File栏，左键选中HALFADD.bdf文件，单击 右键，选择Set as Top-Level Entity。在消息窗口 中观察到设置信息。
1位全加器原理图输入设计
广州大学学生实验报告实验室： 电子信息楼 317EDA 2017 年 9月 25 日学院 机电学院年级、专业、班电信151姓名苏伟强学号 1507400051实验课程名称 可编程逻辑器件及硬件描述语言实验 成绩实验项目名称实验3 1位全加器原理图输入设计指导老师秦剑一 实验目的a) 掌握1位全加器的工作原理； b) 掌握1位全加器的原理图输入设计方法二 实验原理a) 图1是半加器的真值表，逻辑符号，逻辑图。
此电路是有两个 基本逻辑门元件构成，即与门和异或门，A,B 是逻辑数据的输入口， F是值的数据输出口，CO 是进位数据输出端口图2是全加器的真表。
图1图2三 实验设备a) FPGA 实验箱，Cyclone III EP3C40Q24C08 四 实验内容和结果a) 用原理图输入的方式设计半加器在Quartus II 6.0环境下，点击QUARTUSII6.0的file 菜单，选择new ，打开new 窗口，在new 窗口中选择Device Design Files 选项卡，选择Block Diagram/Schematic File ，进入相应的界面，即可输入原理图。
i. 如图设计好半加器原理图，保存命名为h_adderii. 半加器波形仿真，如图，可以看到满足真值表的情况，说明，设计的半加器是正确的。
iii. 生成可调用底层文件symbol files为了构建全加器的顶层设计，必须将以上设计的半加器h_adder.bdf 设置成可调用的底层元件。
方法：在半加器原理图文件处于打开的状态下，选择file->create/update->create symbol files for current file 命令，即可将当前电路变成一个元件符号存盘(文件名是h_adder.bsf)，以便在高层次设计中调用。
元件符号如图所示：b) 完成全加器的顶层设计i.打开另一个原理图设计窗口，设置成新的工程，文件保存为f_adder.brf 作为本设计的顶层文件，这里要注意的是工程名和顶层文件名称要一致。
一位全加器电路版图设计
目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2一位全加器电路原理图编辑 (2)2.1 一位全加器电路结构 (2)2.2 一位全加器电路仿真分析波形 (3)2.3 一位全加器电路的版图绘制 (3)2.4一位全加器版图电路仿真并分析波形 (3)2.5 LVS检查匹配 (3)总结 (3)参考文献 (3)附录一：电路原理图网表 (3)附录二：版图网表 (3)1 绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
早期的集成电路版图编辑器L-Edit在国已具有很高的知名度。
Tanner EDA Tools 也是在L-Edit的基础上建立起来的。
整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit 为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。
Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度2一位全加器电路原理图编辑2.1 一位全加器电路结构一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。
1位全加器的电路和版图设计解析
集成电路设计基础论文题目：CMOS全加器设计学院：信息科学与工程学院专业：集成电路工程姓名：耿烨亮学号：1311082135CMOS全加器设计摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。
加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。
另外通过全加器可以对其它相关电路有所了解。
因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。
本文用对一位全加器进行了全面的分析。
并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。
关键词：全加器；全定制；CadenceAs the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full – Custom; Cadence集成电路设计方法大致可分为定制（Custom）、半定制（Semi-custom）、可编程逻辑器件（PLD）等设计方法，如图1.1所示。
1位全加器的设计
1位全加器的设计一、实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验箱的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。
图1.1 全加器原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6注意工程路径放到指定的数据文件夹，不可放到软件安装目录中；2.新建Verilog语言文件，输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建半加器模块；5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。
并将输入ain,bin,cin连接到FPGA的输出端，便于观察。
完成后另保存full_adder。
6.对设计进行全编译，如出现错误请按照错误提示进行修改。
7.分别进行功能与时序仿真，验证全加器的逻辑功能。
9.下载采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。
1位全加器的设计
实验一 1位全加器的设计一、实验目的:1、掌握Quartus Ⅱ 6.0软件使用流程。
2、初步掌握VHDL的编程方法。
一位全加器的逻辑表达式为：sum=a^b^Cl;Ch= a&b|(a^b)&Cl.三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边2、将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上，，打开实验箱电源。
四、实验步骤:1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图2.1)，选中左端addre，点打开即可；图12、点击“Tools-Programmer”后出现如下图下载对话窗口，图 23、点”Edit→Add File………”出现如下对话框(图2.2)，在图2.3对话框中，选中EP2C5/4fulladder/4fulladder.sof项目后点击打开，回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击Start”即进行下载。
图3图4五、实验现象:（程序：EP2C5\fulladder\fulladder.sof）SW1,SW2,SW3对应a,b,Cl;D101,D102分别对应sum和Ch，当结果为0时彩色LED灯熄灭，当结果为1时彩灯点亮，改变SW1,SW2,SW3的输入状态，观察实验结果。
参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY shiyan ISPORT(A,B,C1 :IN STD_LOGIC;CH,SUM : OUT STD_LOGIC);END ENTITY shiyan;ARCHITECTURE ADO OF shiyan isSIGNAL AB :STD_LOGIC;BEGINSUM<=A XOR B XOR C1;AB<=A XOR B;CH<=(A AND B) OR (AB AND C1);END ARCHITECTURE ADO;六、实验结果1）引脚分配：图52）实验结果图63）仿真图图7七、实验总结第一次实验学会了使用掌握Quartus Ⅱ 6.0软件使用流程，初步掌握VHDL的编程方法。
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目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2一位全加器电路原理图编辑 (2)2.1 一位全加器电路结构 (2)2.2 一位全加器电路仿真分析波形 (3)2.3 一位全加器电路的版图绘制 (4)2.4一位全加器版图电路仿真并分析波形 (4)2.5 LVS检查匹配 (6)总结 (7)参考文献 (8)附录一：电路原理图网表 (9)附录二：版图网表 (11)1 绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
早期的集成电路版图编辑器L-Edit在国内已具有很高的知名度。
Tanner EDA Tools 也是在L-Edit的基础上建立起来的。
整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。
Tanner软件包括S-Edit，T-Spice， L-Edit与LVS[1]。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度2一位全加器电路原理图编辑2.1 一位全加器电路结构一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。
全加器电路由传统的CMOS电路构成，整个电路分为4行，P管与N管各两行。
由于进位电路的器件数少，用第2和第3行组成进位电路的前级，第1行和第4行组成求和电路的前级。
由于第2、3行的器件比1、4少，其有源区水平方向的长度比第1、4行短，可以让多晶C从第1行延伸到第4行而不跨越第2.3行的有源区，避免了形成寄生MOS管的可能。
PMOS管的衬底连接系统最高电位，NMOS管的衬底连接系统的最低电位[2]。
电路原理图如图2.1所示：图2.1 一位全加器电路原理图给一位全加器电路网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析[3]，.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)对一位全加器电路进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。
波形图如下图2.2所示：图2.2一位全加器电路原理图输入输出仿真波形用L-Edit版图绘制软件对一位全加器电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，进位从左面输出，求和从右面输出，整个版图的宽度和长度显得比较适中。
一位全加器版图如图 2.3所示：图2.3 一位全加器电路版图及DRC验证结果2.4一位全加器版图电路仿真并分析波形给一位全加器版图网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析，.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)对一位全加器版图进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。
波形图如下图2.4所示：图2.4一位全加器版图输入输出仿真波形2.5 LVS检查匹配用layout-Edit中的lvs对一位全加器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，分析输出结果检查一位全加器电路原理图与版图的匹配程度；输出结果如下图2.5所示：图2.5 一位全加器LVS检查匹配图由上图的Circuits are equal.可得电路原理图和版图完全匹配。
总结本次版图课程设计使用tanner软件绘出一位全加器的电路原理图，版图并进行仿真与匹配检查。
在绘制电路原理图过程中，由于改错了EXPORT netlist 的路径，所以在导出网表的时候出现问题，把原来的库文件给覆盖了，最后复制新的库文件才把问题解决了。
在绘制版图的时候要注意交叠的距离，间距，因为所要画的管子多所以尽量要节省面积，所以尽量用最小宽度来画。
最后还要进行DRC检查。
在导出网表的时候一定要先Replace Setup,如果不进行这一步那么后面不能导出网表，在lvs匹配检查的时候一定要把库文件加入电路原理图，否则在匹配的时候就会出现警告，并且在匹配检查的时候一定要把激励屏蔽。
在TSpice仿真时候要把激励加入，要仿真的时序加上，最后要分析仿真出来的波形与自己设计的电路逻辑是不是一致。
在本次的课设中在出错和改错的过程中，激起我对版图设计较强的兴趣，在实际运用中结合理论知识才能更好的融会贯通，更好的掌握和理解知识。
所以经过这次课程设计，让我对版图这门学科的理论知识和实际应用的软件使用方面有更深的认识，增强自己的综合能力。
同时要感谢张老师和同学的无私帮助，让我顺利的完成本次的设计。
参考文献[1]陆瑞强编著.Tanner Pro集成电路设计与布局实战指导.北京：科学出版社,2007.[2]王志功，窦建华等译.CMOS集成电路--分析与设计.北京：电子工业出版社（第三版）,2004.10.[3]R.Jacob Baker,Harry W Li, David E.Boyce著，陈中建主译.CMOS电路设计—布局与仿真.北京：机械工业出版社,2006.1.附录一：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 19:10:56* Waveform probing commands*.probe.options probefilename="F:\13\tanner\wubingfeng110.dat"+ probesdbfile="F:\13\tanner\wubingfeng.sdb"+ probetopmodule="Module0".include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Main circuit: Module0M1 Gnd B N39 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 sum N31 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N27 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N27 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N33 C N34 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 Gnd C N40 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7 N34 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M8 N40 B N41 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M9 N39 A N33 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M10 N34 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM11 CO N33 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M12 N27 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M13 N31 N33 N27 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M14 N41 A N31 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M15 N29 C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM16 Vdd C N37 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM17 Vdd B N35 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM18 N35 A N33 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM19 N29 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM20 N31 N33 N29 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M21 N36 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM22 N33 C N36 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM23 N29 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM24 CO N33 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M25 N38 A N31 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM26 N37 B N38 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM27 sum N31 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M28 N36 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附录二：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: F:\13\tanner\bantu\wubingfeng.tdb* Cell: Cell0 Version 1.134* Extract Definition File: ..\LEdit90\Samples\SPR\example1\lights.ext * Extract Date and Time: 07/02/2013 - 22:10.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = SUM (29,27.5)* 7 = CO (-138.5,36.5)* 12 = B (-77.5,99)* 15 = GND (20.5,34.5)* 16 = A (-85.5,99)* 17 = C (-69.5,99)* 19 = VDD (19.5,86.5)M1 SUM 2 VDD VDD PMOS L=2u W=11u* M1 DRAIN GATE SOURCE BULK (3 71 5 82)M2 2 13 10 VDD PMOS L=2u W=11u* M2 DRAIN GATE SOURCE BULK (-26 71 -24 82) M3 5 B 6 VDD PMOS L=2u W=11u* M3 DRAIN GATE SOURCE BULK (-11 71 -9 82) M4 VDD C 5 VDD PMOS L=2u W=11u* M4 DRAIN GATE SOURCE BULK (-5 71 -3 82) M5 10 C VDD VDD PMOS L=2u W=11u* M5 DRAIN GATE SOURCE BULK (-34 71 -32 82) M6 6 A 2 VDD PMOS L=2u W=11u* M6 DRAIN GATE SOURCE BULK (-17 71 -15 82) M7 SUM 2 GND GND NMOS L=2u W=6u* M7 DRAIN GATE SOURCE BULK (3 40 5 46)M8 2 13 8 GND NMOS L=2u W=6u* M8 DRAIN GATE SOURCE BULK (-26 40 -24 46) M9 3 B 4 GND NMOS L=2u W=6u* M9 DRAIN GATE SOURCE BULK (-11 40 -9 46) M10 GND C 3 GND NMOS L=2u W=6u* M10 DRAIN GATE SOURCE BULK (-5 40 -3 46) M11 8 C GND GND NMOS L=2u W=6u* M11 DRAIN GATE SOURCE BULK (-34 40 -32 46) M12 4 A 2 GND NMOS L=2u W=6u* M12 DRAIN GATE SOURCE BULK (-17 40 -15 46) M13 VDD B 10 VDD PMOS L=2u W=11u* M13 DRAIN GATE SOURCE BULK (-42 71 -40 82) M14 VDD B 18 VDD PMOS L=2u W=11u* M14 DRAIN GATE SOURCE BULK (-58 71 -56 82) M15 11 B VDD VDD PMOS L=2u W=11u* M15 DRAIN GATE SOURCE BULK (-78 71 -76 82) M16 13 C 11 VDD PMOS L=2u W=11u* M16 DRAIN GATE SOURCE BULK (-70 71 -68 82) M17 10 A VDD VDD PMOS L=2u W=11u* M17 DRAIN GATE SOURCE BULK (-50 71 -48 82) M18 18 A 13 VDD PMOS L=2u W=11u* M18 DRAIN GATE SOURCE BULK (-62 71 -60 82) M19 VDD A 11 VDD PMOS L=2u W=11u* M19 DRAIN GATE SOURCE BULK (-86 71 -84 82)M20 VDD 13 CO VDD PMOS L=2u W=11u* M20 DRAIN GATE SOURCE BULK (-106 71 -104 82)M21 GND B 8 GND NMOS L=2u W=6u* M21 DRAIN GATE SOURCE BULK (-42 40 -40 46)M22 GND B 14 GND NMOS L=2u W=6u* M22 DRAIN GATE SOURCE BULK (-58 40 -56 46)M23 9 B GND GND NMOS L=2u W=6u* M23 DRAIN GATE SOURCE BULK (-78 40 -76 46)M24 13 C 9 GND NMOS L=2u W=6u* M24 DRAIN GATE SOURCE BULK (-70 40 -68 46)M25 8 A GND GND NMOS L=2u W=6u* M25 DRAIN GATE SOURCE BULK (-50 40 -48 46)M26 14 A 13 GND NMOS L=2u W=6u* M26 DRAIN GATE SOURCE BULK (-62 40 -60 46)M27 GND A 9 GND NMOS L=2u W=6u* M27 DRAIN GATE SOURCE BULK (-86 40 -84 46)M28 GND 13 CO GND NMOS L=2u W=6u* M28 DRAIN GATE SOURCE BULK (-106 40 -104 46)* Total Nodes: 19* Total Elements: 28* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 1 seconds.END。