1位全加器的电路和版图设计
实验一 一位全加器设计
实验名称一位全加器设计指导老师尚丽娜成绩
专业电科班级 1102 姓名汪磊学号 31102333
一、实验目的
1、学习QuartusII软件，学习使用原理图输入法设计电路。
2、学习DE1平台基本构成，能够使用DE1平台进行简单设计。
二、实验要求
使用QuartusII原理图输入法设计一位全加器，要求自行设计一位全加器电路图，使用基本门电路构成一位全加器。
使用QuartusII软件进行电路输入，并对设计电路进行仿真，并下载到硬件平台。
三、实验设备
PC机、DE1硬件平台
四、实验原理
Ci A B S C0
根据真值表可得出逻辑表达式
S=Ci⊕Ａ⊕Ｂ
C0=AB+ACi+BCi
其中A,B为要相加的数，Ci为进位输入；S为和，Co是进位输出；
五、实验过程
根据逻辑表达式即可画出逻辑电路图，如下图所示
异或：XOR 二输入与门：and2 三输入或门：or3
六、实验结果
经过程序仿真以后得到功能仿真时序图
通过观察，可以明显看到真值表中所描述和的八种状态中在时序图中都有所呈现，从而反向验证了我的逻辑电路图的正确性。
七、心得体会
通过对QuartusII软件的学习，我对数字电路有了更直观具体的了解，并且对数字电路，对可编程逻辑器件产生了浓厚的兴趣，希望自己能在这门课程中与老师多交流，
多学习。
一位全加器的设计
课程设计任务书学生：袁海专业班级：电子1303班指导教师：封小钰工作单位：信息工程学院题目: 一位全加器的设计初始条件：计算机、ORCAD软件，L-EDIT软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：1周2、技术要求：（1）学习ORCAD软件，L-EDIT软件。
（2）设计一个一位全加器电路。
（3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《理工大学课程设计工作规》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规。
时间安排：2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。
2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。
2017.1.5 提交课程设计报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)ABSTRACT (I)1绪论 (1)1.1集成电路发展现状 (1)1.2集成电路版图工具L-edit简介 (1)2全加器原理及一位全加器原理图设计 (1)2.1一位全加器原理简介 (1)2.2实现一位全加器功能的原理图设计 (1)2.2.1一位全加器原理图 (1)2.2.2基于ORCAD的一位全加器设计 (1)2.2.3 一位全加器的电路图仿真 (1)3一位全加器的版图设计 (1)3.1确定一位全加器版图结构 (1)3.2源漏共享缩小版图面积 (1)3.3 版图所需基础器件绘制编辑 (1)3.3.1 PMOS、NMOS等基础器件编辑 (1)3.3.2 两输入与非门与异或门的绘制编辑 (1)3.3.3源漏共享得到版图 (1)3.4 绘制最终一位全加器版图 (1)4心得体会 (1)5参考文献 (1)摘要加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。
实验1 一位全加器设计
双击图形编辑窗口空白处，可弹出
Symbol对话框，如图1-12所示。在左上角 的元件库中一共包含3个库： megafunctions（参数可设置宏功能模块库 ）、others（集合MAX+PLUSⅡ中的74系 列芯片）、primitives（基本逻辑门）。我 们可以选中primitives→logic来选择与门和 异或门；也可以在name处直接输入名字。
文字编辑 移动工具
未定义信号 设置高电平1
弱未知 弱逻辑1
反转 时钟设置 随机值
• 该例中我们只需要用到高低电平的设置就 可以了，任意选中信号a或者b的一段，单 击“设置高电平1”即可。完成激励信号设 置后如图。
（5）、保存波形文件。
单击File→Save As，将波形文件保存在D 盘FULLADD文件夹中。文件名是： HALFADD,后缀名：.vwf。观察Project Navigator窗口File栏，新增波形文件。
实验1 一位全加器设计
实验目的 掌握QuartusⅡ进行设计开发的具体步骤，
以及重要的功能和使用方法。
实验内容与要求： 原理图设计一位全加器。 完成波形仿真和硬件验证。
实验步骤与结果
1.建立工作库文件夹 该文件夹被默认为工作库（Work Library） 。例如：在D盘，建立一个文件夹 FULLADD，即路径为D:\FULLADD。
4.启动全编译
• 直接启动全编译（Processing→Start Compilation）来自动完成整个编译工作。
• 编译前，将需要编译的文件设置成顶层实体。因 为一个工程内可能有多个需要编译的设计文件（ 特别是层次型的工程设计，全加器以半加器为底 层设计，有两个设计文件，一个是半加器，一个 是全加器）。具体做法：选中Project Navigator 窗口File栏，左键选中HALFADD.bdf文件，单击 右键，选择Set as Top-Level Entity。在消息窗口 中观察到设置信息。
1位全加器原理图输入设计
广州大学学生实验报告实验室： 电子信息楼 317EDA 2017 年 9月 25 日学院 机电学院年级、专业、班电信151姓名苏伟强学号 1507400051实验课程名称 可编程逻辑器件及硬件描述语言实验 成绩实验项目名称实验3 1位全加器原理图输入设计指导老师秦剑一 实验目的a) 掌握1位全加器的工作原理； b) 掌握1位全加器的原理图输入设计方法二 实验原理a) 图1是半加器的真值表，逻辑符号，逻辑图。
此电路是有两个 基本逻辑门元件构成，即与门和异或门，A,B 是逻辑数据的输入口， F是值的数据输出口，CO 是进位数据输出端口图2是全加器的真表。
图1图2三 实验设备a) FPGA 实验箱，Cyclone III EP3C40Q24C08 四 实验内容和结果a) 用原理图输入的方式设计半加器在Quartus II 6.0环境下，点击QUARTUSII6.0的file 菜单，选择new ，打开new 窗口，在new 窗口中选择Device Design Files 选项卡，选择Block Diagram/Schematic File ，进入相应的界面，即可输入原理图。
i. 如图设计好半加器原理图，保存命名为h_adderii. 半加器波形仿真，如图，可以看到满足真值表的情况，说明，设计的半加器是正确的。
iii. 生成可调用底层文件symbol files为了构建全加器的顶层设计，必须将以上设计的半加器h_adder.bdf 设置成可调用的底层元件。
方法：在半加器原理图文件处于打开的状态下，选择file->create/update->create symbol files for current file 命令，即可将当前电路变成一个元件符号存盘(文件名是h_adder.bsf)，以便在高层次设计中调用。
元件符号如图所示：b) 完成全加器的顶层设计i.打开另一个原理图设计窗口，设置成新的工程，文件保存为f_adder.brf 作为本设计的顶层文件，这里要注意的是工程名和顶层文件名称要一致。
一位全加器电路版图设计
目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2一位全加器电路原理图编辑 (2)2.1 一位全加器电路结构 (2)2.2 一位全加器电路仿真分析波形 (3)2.3 一位全加器电路的版图绘制 (3)2.4一位全加器版图电路仿真并分析波形 (3)2.5 LVS检查匹配 (3)总结 (3)参考文献 (3)附录一：电路原理图网表 (3)附录二：版图网表 (3)1 绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
早期的集成电路版图编辑器L-Edit在国已具有很高的知名度。
Tanner EDA Tools 也是在L-Edit的基础上建立起来的。
整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit 为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。
Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度2一位全加器电路原理图编辑2.1 一位全加器电路结构一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。
一位全加器的设计
一位全加器的设计全加器的主要作用是将两个二进制数相加，并产生一个结果和一个进位。
在设计全加器时，我们需要考虑以下几个方面：输入信号的处理、逻辑门的选择、进位的传递、和输出结果的计算。
首先，我们需要考虑输入信号的处理。
一个全加器需要接收两个二进制数和一个进位作为输入信号。
每个输入信号都可以用一个二进制位表示，这些位可以通过电路的输入端口进入电路。
在设计全加器时，我们需要确定如何使用这些输入信号。
其次，我们需要选择逻辑门来实现全加器。
逻辑门是数字电路的基本组件，通常用于实现计算和逻辑运算。
在设计全加器时，我们可以使用与门、或门和异或门来完成计算。
接下来，我们需要实现进位的传递。
当两个二进制数相加时，如果它们的和超过了二进制数能够表示的范围，就会产生一个进位。
为了实现进位的传递，我们可以使用逻辑门来判断是否产生了进位，并将进位传递到高位。
最后，我们需要计算输出结果。
一个全加器的输出结果是一个和位和一个进位位。
和位表示两个输入位的和，进位位表示是否产生了进位。
我们可以通过使用逻辑门和输入信号来计算输出结果。
下面是一个典型的全加器电路的设计：首先，我们将输入信号连接到三个输入端口。
一个输入端口用于接收两个输入二进制数，另一个输入端口用于接收进位。
接下来，我们将输入信号与逻辑门连接起来。
我们可以使用两个异或门来实现和位的计算，然后使用一个与门计算进位。
最后，我们将输出信号连接到两个输出端口。
一个输出端口用于输出和位，另一个用于输出进位位。
在实际设计中，我们需要综合考虑多个全加器的连接，以实现更复杂的计算。
这可以通过将多个全加器链接成一个加法器来实现。
加法器是一个包含多个全加器的数字电路，可以将更长的二进制数相加。
总结起来，全加器是一个重要的数字电路组件，用于将两个二进制数相加。
在全加器的设计过程中，我们需要考虑输入信号的处理、逻辑门的选择、进位的传递、和输出结果的计算。
通过合理选择逻辑门和连接输入输出信号，我们可以实现一个高效的全加器。
1位全加器的电路和版图设计解析
集成电路设计基础论文题目：CMOS全加器设计学院：信息科学与工程学院专业：集成电路工程姓名：耿烨亮学号：1311082135CMOS全加器设计摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。
加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。
另外通过全加器可以对其它相关电路有所了解。
因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。
本文用对一位全加器进行了全面的分析。
并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。
关键词：全加器；全定制；CadenceAs the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full – Custom; Cadence集成电路设计方法大致可分为定制（Custom）、半定制（Semi-custom）、可编程逻辑器件（PLD）等设计方法，如图1.1所示。
1位全加器的设计
1位全加器的设计一、实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验箱的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。
图1.1 全加器原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6注意工程路径放到指定的数据文件夹，不可放到软件安装目录中；2.新建Verilog语言文件，输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建半加器模块；5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。
并将输入ain,bin,cin连接到FPGA的输出端，便于观察。
完成后另保存full_adder。
6.对设计进行全编译，如出现错误请按照错误提示进行修改。
7.分别进行功能与时序仿真，验证全加器的逻辑功能。
9.下载采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。
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集成电路设计基础论文题目：CMOS全加器设计学院：信息科学与工程学院专业：集成电路工程*名：***学号：**********CMOS全加器设计摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。
加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。
另外通过全加器可以对其它相关电路有所了解。
因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。
本文用对一位全加器进行了全面的分析。
并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。
关键词：全加器；全定制；CadenceAs the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full – Custom; Cadence集成电路设计方法大致可分为定制（Custom）、半定制（Semi-custom）、可编程逻辑器件（PLD）等设计方法，如图1.1所示。
定制设计方法又可分为全定制（Full-Custom）设计和基于包（Cell-Based）的设计方法二类。
全定制（full custom）集成电路设计方法，是按规定的功能与性能要求，对电路的结构布局与布线进行最优化设计，实现最小面积，最佳布线布局、最优功耗速度积，以求获得尽可能最优的设计。
全定制（full custom）集成电路设计方法通常用于高性能的设计场合：规模较小性能要求较高的中小规模专用集成电路；大批量高性能集成电路。
图1.1 ASIC设计方法分类全定制的设计流程：1）电路图绘制2）前仿真3）绘制版图4）版图验证5）版图后仿真。
摩尔定律芯片上的晶体管数量每18到24个月翻一番。
半导体技术有效性每18个月将会增大一倍。
[1]IC设计必须要有工艺库的支持，本文的设计例子五级反相器使用NCSU的TSMC 0.18工艺库，启动命令是icfb&.库的逻辑组织元素如下：库（Library）；单元（Cell）（库的设计单元）：视图（View）（单元的一种视图形式）如本文中反相器单元（INV）的电路图（Schematic），符号（Symbol），版图（Layout）。
本文以全加器为例使用Cadence公司的工具IC 5141与HSPICE来实现全定制的整个设计流程。
2：设计步骤2.1 建库打开Cadence软件后，点击“File->New->Library”，出现“Create Library”窗口，输入库名，选取工艺TSMC0.18u，点OK，如图2.1。
图2.1 新建库设置2.2、新建Schematic视图“Library Manager”窗口中的“Library”栏里有刚才新建的库文件夹cmos-adder 。
选中它，并点击File->New-> Cellview，在“Create New File”小窗口里输入单元名adder，点OK，如图2.2。
图2.2 新建Schematic视图然后出现电路图绘制界面，开始绘制全加器的电路图：①在电路编辑窗口中添加元件。
添加器件pmos管和nmos管。
将pmos管的宽W设为nmos管的宽W的2~3倍，因此这里将pmos管的宽W设为540nM。
②放置电源vdd和地gnd。
放置了元件和电源后，如图2.3。
图2.3 添加了CMOS管、电源vdd和地gnd ③添加端口Pin三个输入端A、B、Ci和两个输出端S、Co，如图2.4所示。
图2.4 添加Pin后④连线注意，不要将三条线交于一个焊接点上，这样会在check时产生一个warming的。
最后，可点击（Check and Save）,检查无误且保存，可退出该界面。
电路图如图2.5。
图2.5 1bit加法器的电路图2.3、新建Symbol视图Symbol是对电路的抽象，对外仅有端口属性，如何新建Symbol视图可参照本章前面的实验。
①画一个矩形，②添加端口，点击“Add->Pin”，并连线，③添加标签（Label），点击“Add->Label”。
完成的Symbol图如图2.6所示。
图2.6 完成的Symbol图2.4 前仿真为了证实刚才的电路图能实现1位全加器的功能，可以做一个前仿真。
然后在前仿真通过的前提下再画版图，这样画出来的版图的正确性会更高。
（1）新建一个测试平台在“Library Manager”窗口中点击“File->New-> Cellview”，在弹出的“Create New File”小窗口里的Cell Name栏中输入“adder-tb”，在Tool栏里选择“Composer-Schematic”如图2.7所示。
然后点OK！进入电路图编辑窗口。
图2.7 新建测试平台adder-tb（2）调用之前adder的symbol在出现的电路图编辑窗口里调用与非门。
点“Add->Instance”或在键盘上按快捷键“I”，把adder调用出来。
如图2.8所示。
图2.8调用全加器（3）在测试平台上放置测试端口点“Add->Pin”或着按快捷键“P”。
添加输入测试端口A、B和Ci，输出测试端口S、Ci，还有“VDD!”和“GND!”。
注意这里VDD!和GND!的端口类型选input，因为可以在后面添加激励时将它们分别输入为0和某一高电平的直流，以此来模拟出VDD!和GND!。
（4）然后设置仿真环境点“Tools->Analog Environment”后，将出现仿真环境设置窗口，如图2.9所示。
图2.9 仿真设置窗口①添加激励设置好各个激励后，点OK即可。
②设置后仿观察的时间点“Analyses->Choose…”，出现一个小窗口，进去进行观察时间的设置，点OK即可。
图2.10设置后仿观察时间③选择观察波形的端口点“Output…->To Be Plotted->Select On Schematic”，然后在电路图上点击要观察的端口：输入A、B、Ci和输出S、Co。
如图2.11.图2.11设置完的环境变量窗口④观察前仿波形图：点击“Simulation->Run”或者点绿灯按钮，即可运行仿真，运行成功会自动弹出后仿波形图。
图2.12 前仿波形图3.1 图设计工具：Virtuoso Layout Editor。
根据电路图画版图，先画pmos部分的版图，再画nmos管部分的版图，然后根据电路图中的连接情况如反相器、传输门，将这些pmos和与之相对应的nmos连接起来，添加vdd!和gnd!结点标签和输入/输出端口pin ，最后通过DRC验证。
如图3.1图3.1 DRC通过的版图之后我们提取extract后运行LVS ,点击“Verify -> extract”，提取视图后，在“Library Manager”窗口view栏里将会出现新生成的“extracted”文件，之后点击“Verify -> LVS”，点击Run!可以看到下图。
图3.2LVS运行报表将前面进行的前仿真平台打开，然后点击“绿灯”开始运行，出现后仿波形，后仿波形图如图3.3所示。
图3.3后仿波形图4:结束语IC 5141与HSPICE软件使IC的设计更加方便、快捷。
通过全加器电路图与版图的绘制与仿真，全加器的性能更容易被了解。
另外绘制电路图过程中，为使信号的延时变小，一般PMOS宽长比是NMOS的2-3倍。
绘制版图过程中每次添加完元件后都DRC验证一次，可以减少出错的概率。
本论文只是对全加器的基本工作原理和性质做了分析。
在本学期的集成电路课中，IC 设计是本门课的重点，通过这段时间的学习，我掌握了电路图绘制及前仿和版图绘制及后，学到了很多有用知识，受益匪浅。
参考文献[1] W. Dally and J.Polton, Digital Systems Engineering, Cambridge University Press,1998.[2] P. D. Fisher and R. Nesbitt, “The Test of Time: Clock-Cycle Estimation and Test Challenges for Future Microprocessors,” IEEE Circuit and Devices Magazine, 14(2), pp. 37-44,1998.[3] N. Hedenstierna and K. Jeppon , “CMOS Circuit Speed and Buffer Optimization,”IEEE Transactions on CAD, vol. CAD-6, no. 2, pp.270-281,March 1987.[4]C. Mead and L. Conway, Introduction to VLSI Systems, Addison –Wesley, 1980.[5] A. Sedra and K. Smith, MicroElectronic Circuit , Holt, Rinehart and Winston,1987.[6] R. Swanson and J. Meindl, “Ion-Implanted Complementary CMOS transistors in Low-Voltage Circuits,” IEEE Journal of Solid-State Circuits, vol.SC-7, no. 2, pp.146-152,April 1972.[7] D. Sylvester and K. Keutzer, “Getting to the Bottom of Deep Submicron,” Proceedings ICCAD Conference, pp. 203, San Jose, November 1998.[8] H. Veedrick, “Short-Circuit Dissipation of Static CMOS Circuitry and its Impact on the Design of BufferCircuits,” IEEE Journal of Solid-State Circuits, vol. SC-19, no. 4. pp .468-473,1984.。