高速PCB布线差分对走线
阐述PCB设计中差分信号等长要求实施细则
阐述PCB设计中差分信号等长要求实施细则摘要随着高速总线的信号传输速率越来越快，芯片的运行频率越来越高，技术更新换代的日益加速，对产品的性能和稳定性的要求也越来越高。
因此，硬件设计时，对信号的品质要求也越来越严格。
在PCB 布线设计中有很多的设计技巧和实施细则对信号完整性有一定的保障，比如高速信号线等长的要求，就可以在一定程度上保证信号品质。
但是，如果仅仅是总长度等长，并不能很好地保证信号品质一定好；还有很多绕线等长的细节点需要注意，包括端口长度匹配实施细则、差分对内部走线长度匹配实施细则。
这些实施细则适用于很多高速总线、时钟信号和一些低速总线。
在PCB 布线设计时，遵循这几点实践实施细则进行绕线等长设计，会提高信号完整性的可靠度，对板子整体稳定性有可靠的保证。
关键词差分信号；等长；信号完整性；串扰；共模；差模1 高速差分信号的等长理论基础1.1 差分信号的定义为了提高信号在高速率、长距离情况下传输的可靠性，大部分高速的数字串行总线都会采用差分信号进行信号传输。
差分信号是用一对反相的差分线进行信号传输，发送端采用差分的发送器，接收端采用差分的接收器[1]。
1.2 差分信号走线的优点在PCB上差分信号走线和普通的单端信号走线相比，最明显的优势体现在以下几个方面：优点1、对外部噪声的抑制能力强。
采用差分传输方式后，由于差分线对中正负信号的走线是紧密耦合在一起的，所以外界噪声对于两根信号线的影响是一样的。
而在接收端，由于其接收器将正负信号相减的结果作为逻辑判决的依据，因此即使信号线上有严重的共模噪声或地电平的波动，对于最后的逻辑电平判决影响也很小。
相对于单端传输方式，差分传输方式的抗干扰、抗共模噪声的能力大大提高[2]。
优点2、对外部的电磁能量辐射小。
由于PCB板上的任何两个器件或导线之间都存在互容和互感，当一个器件或一根导线上的信号发射变化时，其变化会通过互容或互感影响其他器件或导线，即串扰。
串扰的强度取决于器件及导线的几何尺寸和相互距离[3]。
差分线对在高速PCB设计中的应用
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差 分 线 对 在 高 速 Ｐ Ｂ 计 中 的应 用 Ｃ设
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第 １卷 ３
第１ 期
电 手 元 器 件 壶 用
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差分对与PCB过孔的关系
差分对：你需要了解的与过孔有关的四件事在一个高速印刷电路板（PCB）中，通孔在降低信号完整性性能方面一直饱受诟病。
然而，过孔的使用是不可避免的。
在标准的电路板上，元器件被放置在顶层，而差分对的走线在内层。
内层的电磁辐射和对与对之间的串扰较低。
必须使用过孔将电路板平面上的组件与内层相连。
幸运的是，可设计出一种透明的过孔来最大限度地减少对性能的影响。
1. 过孔结构的基础知识让我们从检查简单过孔中将顶部传输线与内层相连的元件开始。
图1是显示过孔结构的3D图。
有四个基本元件：信号过孔、过孔残桩、过孔焊盘和隔离盘。
过孔是镀在电路板顶层与底层之间的通孔外的金属圆柱体。
信号过孔连接不同层上的传输线。
过孔残桩是过孔上未使用的部分。
过孔焊盘是圆环状垫片，它们将过孔连接至顶部或内部传输线。
隔离盘是每个电源或接地层内的环形空隙，以防止到电源和接地层的短路。
图1：单个过孔的3D图2. 过孔元件的电气属性如表格1所示，我们来仔细看一看每个过孔元件的电气属性。
表1：图1中显示的过孔元件的电气属性一个简单过孔是一系列的π型网络，它由两个相邻层内构成的电容-电感-电容（C-L-C）元件组成。
表格2显示的是过孔尺寸的影响。
表2：过孔尺寸的直观影响通过平衡电感与寄生电容的大小，可以设计出与传输线具有相同特性阻抗的过孔，从而变得不会对电路板运行产生特别的影响。
还没有简单的公式可以在过孔尺寸与C和L元件之间进行转换。
3D电磁（EM）场解算程序可以根据PCB布局布线中使用的尺寸来预测结构阻抗。
通过重复调整结构尺寸和运行3D仿真，可优化过孔尺寸，来实现所需阻抗和带宽要求。
3. 设计一个透明的差分过孔我们曾在之前的帖子中讨论过，在实现差分对时，线路A与线路B之间必须高度对称。
这些对在同一层内走线，如果需要一个过孔，必须在两条线路的临近位置上打孔。
由于差分对的两个过孔距离很近，两个过孔共用的一个椭圆形隔离盘能够减少寄生电容，而不是使用两个单独的隔离盘。
差分线最在高速PCB设计中的应用
差分线最在高速PCB设计中的应用差分线是高速PCB设计中常用的一种设计技术，可以有效地减少信号传输中的串扰和损耗，提高信号质量和系统性能。
差分线广泛应用于高速总线、存储器、CPU、高频信号传输等领域。
本文将从差分线的概念、原理、设计要点以及在高速PCB设计中的应用等方面进行介绍。
一、差分线的概念和原理差分线是指两根位于同一层或不同层的线对，其中一根为正线（P 线），另一根为负线（N线）。
正线和负线的波形是对称的，当正线上有电流流过时，负线也有相等大小的电流流过，但电流的方向相反。
差分线之间采用微分方式传输信号，将信号的变化转换为电流的变化，通过差分放大电路来恢复和解码。
差分线的原理在于利用两根线间的串扰来抵消外界噪声和抗干扰能力更强。
差分线信号传输时，P线和N线之间的距离应尽可能相等，长度匹配要求较高，以避免由于不匹配引起的时延不一致。
同时，还需要保证差分线之间的差异阻抗匹配，以降低末端反射和信号失真。
二、差分线设计的要点1.差分线宽度：影响差分线的传输特性和阻抗值，一般差分线宽度要比单端线宽度更宽，以确保达到所需的阻抗匹配。
2.差分线间距：差分线间距要尽可能大，以避免相互串扰，一般要求至少为线宽的3倍。
3.差分线的层间穿越方式：如果P线和N线在同一层布线，需要采用复合线的形式，在布线时注意交替覆盖，避免交叉。
如果P线和N线在不同层布线，则需要通过仿真和分析来确定层间穿越方式，以保证信号完整性。
4.差分线的末端匹配：差分线的末端需要进行匹配，一般可以通过串联电阻或者电流源来实现。
1.高速总线：在高速总线设计中，差分线广泛应用于处理器和存储器之间的数据传输。
如DDR、PCI Express等。
差分线能够提高传输速率、降低功耗、减少串扰和噪声干扰，提高总线的稳定性和可靠性。
2.CPU设计：差分线在CPU的布局中也有重要的应用，主要用于处理器和芯片组之间的高速数据传输。
差分线可以提供更高的数据传输速率和抗干扰能力，从而提高CPU的性能和稳定性。
高速设计之差分走线
高速设计之差分走线在进行高速电路设计时，经常会遇到差分对的走线设计，这主要源于差分走线的如下优势：1、抗干扰能力强，接收端只关心两信号差值，外界的共模噪声可完全抵消（对内干扰）。
2、有效抑制EMI，由于两信号线极性相反，通过耦合，对外界的辐射干扰可相互抵消（对外干扰）。
3、时序定位准确，等等。
当然，很多人对差分走线也存在不少误区，常见的如下：1、认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流路径。
2、认为保持等距比匹配线长更重要。
3、认为差分走线一定要靠得很近。
下面就谈一下个人在这方面的学习心得。
1、信号回流如上图所示，A、B是一个高速信号的差分对，A对应的回流为C，B对应的回流为D。
A 和B的电流大小相等，方向相反，同理C和D也是如此。
当差分信号A、B之间的距离足够近的情况下，C、D也是足够的近，那么由于C、D大小相等，方向相反，所以流过回流平面的电流为0，也就是说，A和B的回流不依赖于回流平面，而是差分线之间实现回流。
当然前提条件是C、D足够近，但是，在实际的应用中，只能实现大部分的电流在差分线之间回流，还是有一部分的回流是经过回流平面的。
因此，在进行差分走线时，回流平面还是要保证完整，否则容易出问题。
2、强耦合与弱耦合通常，如果差分线之间的距离很近，回流基本上是经过差分线之间，而很少通过回流平面，那么称之为强耦合；否则称之为弱耦合。
可以说强耦合对回流平面依赖比较低，而弱耦合对回流平面依赖比较高。
那么是不是设计的时候把差分线设计成越近越好呢，也不完全是这样，因为在实际的PCB设计过程中，为了确保差分线的等长，经常需要把其中的一根线拐弯打折，这样，对于强耦合来说，阻抗变化的影响就比较大，而对于弱耦合来说，阻抗变化就比较小，此时弱耦合就比较有优势了。
3、等长问题讲到差分线，肯定会有等长的要求，那么一个差分线之间的等长应该控制到什么程度就比较合理呢，完全等长做不到，也不必要。
(完整word版)PCI-E的高速PCB布线规则
PCI-E 布线规则1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。
2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL，以减少有害串扰的影响和电磁干扰（EMI）的影响。
芯片及PCIE信号线反面避免高频信号线，最好全GND）。
3、差分对中2条走线的长度差最多5MIL。
2条走线的每一部分都要求长度匹配。
差分线的线宽7MIL，差分对中2条走线的间距是7MIL。
4、当PCIE信号对走线换层时，应在靠近信号对过孔处放置地信号过孔，每对信号建议置1到3个地信号过孔。
PCIE差分对采用25/14的过孔，并且两个过孔必须放置的相互对称。
5、PCIE需要在发射端和接收端之间交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称且要摆放在靠近金手指这边，电容值推荐为0.1uF，不允许使用直插封装。
6、SCL等信号线不能穿越PCIE主芯片。
合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。
PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。
PCI-E是一种双单工连接的点对点串行差分低电压互联。
每个通道有两对差分信号：传输对Txp/Txn，接收对Rxp/Rxn。
该信号工作在2.5 GHz并带有嵌入式时钟。
嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。
随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。
在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E的这些差分对。
图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C 为可行方式。
pads高速布线规则
高速布线规则SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。
最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：1. SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。
误差允许在20mil以内。
2. 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰，可比时钟线长，但不能短。
3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。
使得各个net都具有线宽、线距约束属性。
最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。
因为EP9315为BGA封装。
pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。
并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Xnet在IDE总线等长布线中的应用系统中的IDE接口设计EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。
如图2所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.IDE总线信号由EP9315扇出，要求EP9315到IDE接口走线DD*+UBDD*(如图2中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/-10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间。
PCB设计高速信号走线的九种规则
PCB设计高速信号走线的九种规则1.高速信号走线规则一：保持信号路径短。
信号路径越短，信号传输的延迟越小，干扰和信号衰减的可能性也就越小。
因此，要将高速信号尽可能地在PCB板上靠近彼此地布线。
2.高速信号走线规则二：保持差分信号路径等长。
差分信号是一对相位反向、幅度相等的信号，在高速信号传输中使用较多，通常用于减小干扰和提高传输性能。
为了保持差分信号的平衡，需要使两条差分信号的路径尽可能等长。
3.高速信号走线规则三：保持高速信号路径和地路径并行。
高速信号和地路径的平行布线可以减小信号引起的电磁辐射和接地电压的变化。
因此，高速信号走线时要尽可能与地路径并行，避免交叉和走线交错。
4.高速信号走线规则四：避免信号走线在验证域的边界上。
验证域是指高速信号传输的有效区域。
将信号走线远离验证域的边界，可以降低信号的反射和干扰，提高传输性能。
5.高速信号走线规则五：保持信号走线与平面垂直。
信号走线与地平面垂直布线可以减小信号与地平面的耦合，减少传输中的干扰和信号衰减。
所以，信号走线时应尽量与地平面垂直。
6.高速信号走线规则六：保持信号走线有足够的间距。
高速信号走线之间需要有足够的间距，以减小信号之间的串扰和干扰。
一般来说，走线间距应根据信号频率和走线长度进行选择。
7.高速信号走线规则七：避免锐角弯曲。
锐角弯曲会导致信号的反射和干扰，影响传输性能。
因此，在高速信号走线时应避免使用锐角弯曲，应选择圆弧或平滑的曲线。
8.高速信号走线规则八：避免信号走线在波峰和波谷处交叉。
信号走线在波峰和波谷处交叉会导致信号间的干扰和串扰，影响传输性能。
所以，在高速信号走线时要避免这种情况的发生。
9.高速信号走线规则九：使用合适的信号层。
选择合适的信号层可以改善高速信号的传输性能。
通常情况下，内层信号层是最佳选择，因为内层信号层可以提供更好的屏蔽和隔离效果。
同时，还应考虑信号层之间的层间间距和层间结构，以减小信号的耦合和干扰。
总之，在PCB设计中，遵循这些高速信号走线规则可以提高高速信号的传输性能和可靠性，减小信号的干扰和衰减。
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高速PCB布线差分对走线
为了避免不理想返回路径的影响，可以采用差分对走线。
为了获得较好的信号完整性，可以选用差分对来对高速信号进行走线，如图1所示，LVDS电平的传输就采用差分传输线的方式。
图1 差分对走线实例
差分信号传输有很多优点，如：
·输出驱动总的dI/dr会大幅降低，从而减小了轨道塌陷和潜在的电磁干扰；
·与单端放大器相比，接收器中的差分放大器有更高的增益；
·差分信号在一对紧耦合差分对中传输时，在返回路径中对付串扰和突变的鲁棒性更好；
·因为每个信号都有自己的返回路径，所以差分新信号通过接插件或封装时，不易受
到开关噪声的干扰；
但是差分信号也有其缺点：首先是会产生潜在的EMI，如果不对差分信号进行恰当的平衡或滤波，或者存在任何共模信号，就可能会产生EMI问题；其次是和单端信号相比，传输差分信号需要双倍的信号线。
如图2所示为差分对走线在PCB上的横截面。
D为两个差分对之间的距离；s为差分对两根信号线间的距离；W为差分对走线的宽度；Ff为介质厚度。
使用差分对走线时，要遵循以下原则：
·保持差分对的两信号走线之间的距离S在整个走线上为常数；
·确保D＞25，以最小化两个差分对信号之间的串扰；
·使差分对的两信号走线之间的距离S满足：S＝3H，以便使元件的反射阻抗最小化；
·将两差分信号线的长度保持相等，以消除信号的相位差；
·避免在差分对上使用多个过孔，过孔会产生阻抗不匹配和电感。
图2 PCB上的差分对走线
以前，只有不到50％的电路板采用可控阻抗互连线，而现在这一比例已超过90％。
如今有不到50％的电路板使用了差分对，相信在不久的将来，随着对差分对原理和设计规则的了解加深，将会有超过90％的电路板使用它
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