石经院基于FPGA等精度测频原理的频率计
基于FPGA和单片机的高精度数字频率计的设计与实现
基于FPGA和单片机的高精度数字频率计的设计与实现【摘要】本文介绍了基于FPGA和单片机的高精度数字频率计的设计与实现。
在文章阐述了研究背景、研究意义和研究内容。
在首先介绍了数字频率计的工作原理，然后分别讨论了基于FPGA和单片机的数字频率计的设计方案。
接着详细描述了硬件系统设计和软件系统设计。
在通过实验结果分析展示了设计的可靠性和高精度性能，并总结了设计的优缺点。
展望未来发展方向，提出了进一步优化和改进的建议。
通过本文的研究与实现，可为数字频率计的设计提供一种更高精度和更有效的解决方案，具有较好的应用前景和推广价值。
【关键词】FPGA、单片机、高精度数字频率计、硬件系统设计、软件系统设计、实验结果分析、设计优缺点总结、未来展望、数字频率计的原理、基于FPGA的设计、基于单片机的设计、研究背景、研究意义、研究内容。
1. 引言1.1 研究背景数字频率计是一种广泛应用于电子领域的重要仪器，用于准确测量信号的频率。
随着现代电子设备对频率精度的要求日益提高，高精度数字频率计的研究与应用变得越来越重要。
目前市面上的数字频率计大多基于FPGA或单片机进行设计，这两种方案各有优劣。
基于FPGA的数字频率计可以实现高速、高精度的频率测量，适用于需要处理大量数据的场景。
而基于单片机的数字频率计则更便于实现低功耗、低成本的设计，适用于对精度要求不是特别高的场合。
目前关于基于FPGA和单片机的高精度数字频率计设计的研究还比较有限，对于如何结合FPGA和单片机的特点，设计出既具有高精度又具有低成本的数字频率计仍有待探讨。
本文将重点研究基于FPGA和单片机的高精度数字频率计的设计与实现，旨在探讨如何充分发挥两者的优势，实现高精度、低成本的频率测量系统。
通过本研究，有望为数字频率计的设计与应用提供新的思路和方法。
1.2 研究意义数字频率计是现代电子技术中常用的一种测量设备，可以用于测量各种信号的频率。
随着科学技术的不断发展，对数字频率计的精度和性能要求越来越高。
(完整版)基于FPGA的等精度频率计的设计与实现毕业论文
第一章课题研究概述1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
目前常用的测频方案有三种：方案一：完全按定义式Ｆ＝Ｎ／Ｔ进行测量。
被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。
用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1/ГX=N/TR。
此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。
方案二：对被信号的周期进行测量，再利用Ｆ＝１／Ｔ（频率＝１／周期）可得频率。
测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。
闸门输出的计数脉冲Ｎ＝ГX／TR，则TX=NГX。
但当被测信号的周期较短时，会使精度大大下降。
方案三：等精度测频，按定义式Ｆ＝Ｎ／Ｔ进行测量，但闸门时间随被测信号的频率变化而变化。
如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。
用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1/ГX=N/TR。
此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。
本次实验设计中采用的是第三种测频方案。
等精度频率计是数字电路中的一个典型应用，其总体设计方案有两种：方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。
其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。
方案二：采用可编程逻辑器件（CPLD）制作。
随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
基于FPGA和单片机的高精度数字频率计的设计与实现
基于FPGA和单片机的高精度数字频率计的设计与实现1. 引言1.1 背景介绍数字计数器是一种广泛应用于科学研究、工程技术和日常生活中的仪器设备，用于测量信号的频率、周期和脉冲数量等。
随着科技的不断发展，对于数字频率计的精度和性能要求也越来越高。
传统的数字频率计主要基于单片机或专用芯片的设计，存在精度受限、功能单一等问题。
而基于FPGA和单片机的高精度数字频率计能够充分发挥FPGA在并行计算和高速数据处理方面的优势，结合单片机的灵活性和易编程性，实现更高精度、更丰富功能的数字频率测量。
本文基于FPGA和单片机，设计并实现了一种高精度数字频率计，具有高度精准、快速响应的特点。
通过软硬件结合的设计思路，实现了数字信号频率的精确测量，同时在硬件设计和软件设计上都进行了详细优化和实现。
系统测试结果表明，该数字频率计具有较高的测量精度和稳定性，在实验中取得了良好的效果和准确的测量数据。
此设计不仅具有实用价值，还对数字频率计的进一步研究和应用具有一定的参考意义。
1.2 研究意义随着科技的发展，对于频率计的要求也越来越高，需要具备更高的精度、更快的响应速度和更广泛的适用范围。
设计和实现基于FPGA 和单片机的高精度数字频率计具有重要的研究意义。
通过本文的研究，可以深入了解数字频率计的工作原理和设计方法，为高精度频率计的研究和应用提供参考和借鉴。
本文的研究成果还可以为提高电子测量仪器的性能，推动数字频率计技术的发展做出重要的贡献。
本文的研究具有重要的理论和实践意义。
1.3 研究现状当前，数字频率计在电子测量领域具有重要的应用价值，其精度和稳定性对于提高测量精度和准确性至关重要。
目前，数字频率计的研究主要集中在硬件设计和软件算法的优化上。
在硬件设计方面，传统的数字频率计主要采用FPGA（现场可编程门阵列）作为核心控制器，实现高速、高精度的频率测量。
通过合理的电路设计和时序控制，可以实现更稳定和准确的频率计算。
在软件设计方面，研究者们致力于优化频率计算算法，提高频率计算的速度和精度。
基于FPGA的等精度频率计的设计
基于FPGA的等精度频率计的设计作者：王宪楠杨晓慧来源：《科技资讯》 2013年第25期王宪楠杨晓慧(长春理工大学电子信息工程学院吉林长春 130022)摘要:本文基于FPGA等精度测频原理设计了一种数字频率计,具有精度高、可靠性高及测频范围宽的特点。
利用Quartus Ⅱ软件,通过VHDL语言,进行了仿真,验证了本设计的正确性。
关键词:等精度频率测量 FPGA中图分类号:TP312 文献标识码:A 文章编号:1672-3791(2013)09(a)-0035-02随着电子信息技术的飞速发展,频率测量是电子测量领域中重要的测量之一。
频率计的主要功能是根据基准时钟信号来进行对被测信号的频率检测。
频率的测量方法主要有直接计数法、周期测频法、混合测频法和等精度侧频法[1]。
其中,前三种测频方法有一个共同点,即测频误差随被测信号频率的变化而发生较大的变化,在实际应用中有局限性。
最后一种测频方法测频误差不随被测信号频率变化,测量精度高。
本文利用FPGA技术实现了等精度频率计的设计,具有精度高、可靠性高及测频范围宽的特点。
1 等精度测量原理等精度测量原理[2]如图1所示,在计数允许的周期内,同时对标准信号和被测信号进行计数,被测信号频率fx的相对误差与被测信号的频率无关,知与预置门宽度和标准频率有关,为了提高测量精度,增大软件闸门时间,或者提高标准频率,可以减小测量相对误差。
2 等精度测频实现2.1 系统设计本设计采用FPGA芯片EP2C8Q208C,硬件结构由两个计数器、分频器、D触发器等组成。
频率计系统方框图如图2所示[3]。
两个计数器分别对标准频率信号和被测信号进行计数,通过D 触发器来控制计数的开始及结束,然后通过运算模块进行频率计数。
2.2 频率计的程序设计控制测试的过程由频率计的内部控制信号start1和en1进行控制,clk为系统的标准时钟,标准时钟由晶振提供,tclk为被测时钟,被测时钟tclk由被测信号提供。
基于 fpga 的数字频率计的设计与实现
基于 FPGA 的数字频率计的设计与实现随着现代科技的不断发展，我们对数字信号处理的需求也越来越高。
数字频率计作为一种用来测量信号频率的仪器，在许多领域有着广泛的应用，包括无线通信、雷达系统、声音处理等。
在这些应用中，精确、高速的频率测量常常是至关重要的。
而基于 FPGA 的数字频率计正是利用了 FPGA 高速并行处理的特点，能够实现高速、精确的频率计算，因此受到了广泛关注。
本文将从设计思路、硬件实现和软件调试三个方面，对基于 FPGA 的数字频率计的设计与实现进行详细讲解。
一、设计思路1.1 频率计原理数字频率计的基本原理是通过对信号进行数字化，然后用计数器来记录单位时间内信号的周期数，最后根据计数器的数值和单位时间来计算信号的频率。
在 FPGA 中，可以通过硬件逻辑来实现这一过程，从而实现高速的频率计算。
1.2 FPGA 的优势FPGA 作为一种可编程逻辑器件，具有并行处理能力强、时钟频率高、资源丰富等优点。
这些特点使得 FPGA 在数字频率计的实现中具有天然的优势，能够实现高速、精确的频率测量。
1.3 设计方案在设计数字频率计时，可以采用过采样的方法，即对输入信号进行过取样，得到更高精度的测量结果。
还可以结合 PLL 锁相环等技术，对输入信号进行同步、滤波处理，提高频率测量的准确性和稳定性。
二、硬件实现2.1 信号采集在 FPGA 中，通常采用外部 ADC 转换芯片来对输入信号进行模数转换。
通过合理的采样率和分辨率设置，可以保证对输入信号进行精确的数字化处理。
2.2 计数器设计频率计最关键的部分就是计数器的设计。
在 FPGA 中，可以利用计数器模块对输入信号进行计数，并将计数结果送入逻辑单元进行进一步的处理。
2.3 频率计算通过对计数结果进行适当的处理和归一化，可以得到最终的信号频率。
在这一过程中，需要注意处理溢出、误差校正等问题，以保证频率测量的准确性和稳定性。
三、软件调试3.1 FPGA 开发环境在进行基于 FPGA 的数字频率计设计时，可以选择常见的开发工具，例如 Xilinx Vivado 或 Quartus II 等。
基于FPGA的等精度数字频率计
基于FPGA的等精度数字频率计作者：王磊宫爱妮陈若舟邢方亮来源：《数码设计》2017年第07期摘要：设计了一种利用等精度测量原理的数字频率计，可以实现对频率、脉宽以及占空比的测量。
该频率计主要由自校、测频、测脉宽等模块组成，系统设计时将各个模块集成到现场可编程门阵列（FPGA）芯片内部，采用超高速集成电路硬件描述语言（VHDL）编程，使系统具有良好的可扩展性。
通过测量可知，待测频率的测量结果都可以保持不变，而且标频计数只有个位误差，和理论保持一致，说明该频率计能完成预定指标要求。
关键词：频率计；等精度；FPGA；VHDL中图分类号：TM935 文献标识码：A 文章编号：1672-9129（2017）07-0081-04Equal Precision Digital Frequency Meter Based on FPGAWANG Lei1*， GONG Aini2， CHEN Ruozhou1， XING Fangliang1（1.The Pearl River Hydraulic Research Institute， Guangdong Guangzhou， 510611，China； 2. Hohai University College of Internet of things Engineering， Jiangsu Changzhou，213022， China）Abstract：A digital frequency meter based on equal precision measurement principle is designed， which can measure the frequency， pulse width and duty cycle. The frequency meter is mainly composed of self calibration， frequency measurement， pulse width measurement module，the system design of each module will be integrated into a field programmable gate array （FPGA）chip，using ultra high speed integrated circuit hardware description language（VHDL）programming，the system has good scalability.The measurement results show that the measured frequency can be kept unchanged，and the standard frequency count is only one bit error，consistent with the theory，indicating that the frequency meter can meet the requirements of predetermined indicators.Keywords：frequency meter； equal precision； FPGA； VHDL引用：王磊，宫爱妮，陈若舟，等. 基于FPGA的等精度数字频率计[J]. 数码设计，2017， 6（7）：81-84.Cite：WANG Lei， GONG Aini ， Equal Precision Digital Frequency Meter Based onFPGA[J]. Peak Data Science， 2017， 6（7）： 81-84.引言现场可编程门阵列（Field Programmable Gate Array，FPGA），是由PAL、GAL、EPLD 等器件发展而来。
基于FPGA和单片机的高精度数字频率计的设计与实现
基于FPGA和单片机的高精度数字频率计的设计与实现一、引言数字频率计是一种用来测量信号频率的仪器，通常用于检测和控制电子电路、通讯系统、工业自动化装置等领域。
在实际应用中，频率计对于频率的测量精度要求很高，同时还需要具备快速响应、稳定性好和抗干扰能力强等特点。
本文将介绍一种基于FPGA和单片机的高精度数字频率计的设计与实现。
二、设计原理1. 信号输入高精度数字频率计的设计首先需要对信号进行采集和处理。
通常采集的信号是来自于传感器、射频发射机、计时器等设备输出的波形信号。
这些信号可能是方波、正弦波等各种周期信号，需要进行适当的信号调理才能进行后续的数字处理。
2. FPGA实时处理FPGA（Field Programmable Gate Array，现场可编程门阵列）是一种集成了大量可编程逻辑和存储器的可重构数字电路芯片。
它的设计灵活、速度快、功耗低等特点，非常适合于数字信号处理任务。
在本设计中，FPGA用于对输入信号进行数字化、滤波、计数等处理，以提高频率计的测量精度和稳定性。
3. 单片机控制和显示单片机通常用于系统的控制和显示。
它可以对FPGA进行配置和控制，同时还可以将测量结果显示在液晶屏或者其他显示设备上，方便用户进行实时监测和操作。
三、设计流程1. 信号采集和调理首先需要对采集的信号进行滤波和数字化处理，使其能够被FPGA所识别。
这一步通常需要采用运算放大器进行信号放大、滤波等处理，使得信号的波形清晰、稳定，以便后续的数字处理。
2. FPGA处理在FPGA中，需要设计一个数字频率计的计数器，用于对输入信号的周期进行计数，从而得到它的频率。
还需要设计一个时钟模块，用于控制计数器的计数频率和精度。
五、性能测试1. 测试平台搭建搭建一个测试平台，将设计的高精度数字频率计与标准信号源相连，以验证其测量精度和稳定性。
需要设计合适的测试程序，对频率计进行全面的性能测试。
2. 测试结果分析通过对测试结果进行分析，得到设计的数字频率计的测量精度、抗干扰能力、快速响应性等性能参数。
基于FPGA的高精度频率计设计实验报告.doc
基于FPGA的高精度频率计设计实验一.实验目的1.熟悉数字存储示波器基本工作原理。
2.掌握硬件测频和测周的基本原理。
3.掌握在现有综合实践平台上开发DSO硬件频率U•模块的方案及流程。
二.实验内容1.结合数据采集、存储和触发模块的FPGA代码，理解DSO的基本工作原理。
2.编写FPGA代码完善DSO的频率计模块，实现高精度测频和测周功能。
三.预备知识1.了解综合实践平台硬件结构。
2.熟悉Xilinx ISE Design Suite 13.2开发环境使用方法。
3.熟悉Verilog HDL硬件描述语言的语法及运用。
四.实验设备与工具硬件：测试技术与嵌入式系统综合实践平台，PC机Pentium 100以上，XILINX USB调试下载器。
软件：PC机Win XP操作系统，Xilinx ISE Design Suite 13.2 开发环境五.实验步骤1.打开工程文件SYPT_FPGA.xise2.打开freq_measure.v和period_measure.v文件，先根据定义好的模块端口输入输山信号，结合测频和测周的原理，在提示添加代码处补充代码：a.测频模块(freq_measure.v)测频模块的基本功能是测量闸门吋间内被测信号的脉冲个数。
实现过程如下：(1)由标准时钟计数产生一个预设闸门信号，然后用被测信号同步预设闸门信号产生实际闸门信号；要求:预设闸门时间可根据用户选择信号(select_parameter)在50ms、100ms、Is、10s屮切换。
具体代码如下阁//select gate value: CNT_GATA_VALUEalways @(posedge clkin)begincase (select_parauceter [1:0])2*b00: CNT_GATA_VALUE = 500000; //gate 50ms2*b01: CNT:GATA:VALUE = 1000000; //gate 100ms2*bl0: CNT:GATA:VALUE = 10000000; //gate Is2^11: CNT:GATA:VALUE = 100000000; //gate 10sendcaseend(2)标准时钟和被测信号在实际闸门内计数。
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石家庄经济学院通信实习报告院系：信息工程学院学号：姓名：日期：2013.1.15一、实习目的1、通过本次专业课程设计巩固并扩展通信课程的基本概念、基本理论、分析方法和仿真实现方法。
2、结合所学的EDA应用和仿真技术，完成通信专业相关课程内容的建模和设计仿真。
到达通信专业相关理论课程有效的巩固和整合，实现将理论知识和软件设计紧密结合。
3、通过本次专业课程设计达到培养学生的创新能力、通信系统建模和仿真设计能力以及软件调试和分析能力的目的。
二、实习要求1、应用通信类软件完成通信系统相关内容的设计和建模，并仿真出正确结果，对仿真波形加以重点分析和说明。
2、按要求格式书写报告，原理充分、设计方法及仿真结果分析正确、条理清晰、重点突出。
三、实习内容1、实习题目基于FPGA等精度测频原理的频率计2、设计原理(1)直接测频方法常用的直接测频方法主要有测频法和测周期法两种：测频法就是在确定的闸门时间Tw内。
记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为：Fx=Nx/Tw。
测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为：fx=fs/Ns。
这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。
为了保证测试精度，一般对于低频信号采用测周期法；对于高频信号采用测频法，因此测试时很不方便。
(2)等精度测频方法图1 等精度测频原理波形图等精度测频方法是在直接测频方法的基础上发展起来的。
它的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，消除了对被测信号计数所产生±1Hz误差，并且达到了在整个测试频段的等精度测量。
测频原理如图1所示。
在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。
首先给出闸门开启信号(预置闸门上升沿)。
此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数。
然后预置闸门关闭信号(下降沿)到时，计数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计数，完成一次测量过程。
可以看出，实际闸门时间T与预置闸门时间下，并不严格相等，但差值不超过被测信号的一个周期。
设在一次实际闸门时间下中计数器对被测信号的计数值为Nx，对标准信号的计数值为Ns。
标准信号的频率为fs，则被测信号的频率为：Fx=(Nx/Ns)fs。
(1)若忽略标频fs的误差，则等精度测频可能产生的相对误差为：δ=(|fxc-fx|/fxe）×100％。
(2)其中&e为被测信号频率的准确值。
在测量中，由于fx计数的起停时间都是由该信号的上升沿触发的，在闸门时间T 内对fx的计数Nx无误差(T=NxTx)；对fs的计数Ns最多相差一个数的误差，即|△Ns|≤l，其测量频率为：fxe=[Nx/(Ns+△Ns)]/fs (3)将式(1)和(3)代入式(2)，并整理得：δ=|△Ns|/Ns≤l/Ns=1/(T·fs) 由上式可以看出。
测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关。
即实现了整个测试频段的等精度测量。
闸门时间越长，标准频率越高，测频的相对误差就越小。
标准频率可由稳定度好、精度高的高频率晶体振荡器产生，在保证测量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度。
表1所列为：标频在10KHz和100MHz时闸门时间与最大允许误差的对应关系。
表1 闸门时间与精度的关系等精度测频的实现方法可简化为图2所示的框图。
CNT1和CNT2是两个可控计数器。
标准频率(fs)信号从CNTl的时钟输入端CLK输入；经整形后的被测信号(&)从CN他的时钟输入端CLK输入。
每个计数器中的CEN输入端为时钟使能端控制时钟输入。
当预置门信号为高电平(预置时间开始)时．被测信号的上升沿通过D触发器的输出端，同时启动两个计数器计数；同样，当预置门信号为低电平(预置时间结束)时，被测信号的上升沿通过D触发器的输出端。
同时关闭计数器的计数。
图2 等精度测频实现方法原理(3)系统组成系统由分频器、计数器l、计数器2、D触发器等组成。
分频器出来的信号作为等精度测频原理的预置闸门信号。
其中D触发器，计数器2和计数器1的作用与图2中所示相同。
运算模块就是完成公式(1)的运算。
复位主要对分频、计数器1和计数器2进行清零操作。
系统组成方框图如图3所示。
图3 采用等精度测频原理的频率计系统组成方框图3、程序与仿真以下所列为一种4位显示等精度频率计的程序，其中系统的FPGA电路符号如图4所示。
图4 系统FPGA电路符号图VHDL程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity PLJ isport(clk:in std_logic;--基准时钟(10KHz)tclk:in std_logic; --被测信号start:in std_logic; --复位信号alarm0,alarm1:out std_logic; --超量程，欠量程显示dian:out std_logic_vector(3 downto 0); --小数点data1:out integer range 0 to 9999 ); --频率数据end PLJ;architecture behav of PLJ issignal q:integer range 0 to 9999; --预置闸门分频系数signal q1:integer range 0 to 10000; --被测信号计数器signal q2:integer range 0 to 20000; --基准信号计数器signal en,en1:std_logic; --预置闸门，实际闸门signal qq,qqq:integer range 0 to 200000000; --运算器signal data0:integer range 0 to 9999; --频率数据中间信号beginprocess(clk) --此进程得到一个预置闸门信号beginif clk'event and clk='1' thenif start='1' then q<=0;en<='0';else q<=q+1;en<='1';end if;end if;end process;process(tclk) --此进程计被测信号脉冲数，和得到一个实际闸门信号beginif tclk'event and tclk='1' thenif start='1' then q1<=0;en1<='0';elsif en='1' then q1<=q1+1;en1<='1';else en1<='0';end if;end if;end process;process(clk) --此进程完成在实际闸门时间内，计基准脉冲数beginif clk'event and clk='1' thenif start='1' then q2<=0;elsif en1='1' thenif q2=20000 then q2<=20000;else q2<=q2+1;end if;end if;end if;end process;process(clk) --此进程完成等精度频率计的运算beginif clk'event and clk='1'thenif start='1' then data0<=0;dian<="0000";alarm0<='0';alarm1<='0';qqq<=0;qq<=00;elsif en1='0' thenif q1>=1000 then qq<=q1*10000; --根据q1的大小来判断小数点的位置if qqq<qq then qqq<=qqq+q2;data0<=data0+1;dian<="0000"; --完成数据运算elsif data0>=10000 then alarm0<='1'; --超量程显示else data1<=data0;end if;elsif q1>=100 then qq<=q1*100000;if qqq<qq then qqq<=qqq+q2;data0<=data0+1;elsif data0>=10000 then data1<=1000;dian<="0000";else data1<=data0;dian<="0010";end if;elsif q1>=10 then qq<=q1*1000000;if qqq<qq then qqq<=qqq+q2;data0<=data0+1;elsif data0>=10000 then data1<=1000;dian<="0010";else data1<=data0;dian<="0100";end if;elsif q1>=1 then qq<=q1*10000000;if qqq<qq then qqq<=qqq+q2;data0<=data0+1;elsif data0>=10000 then data1<=1000;dian<="0100";else data1<=data0;dian<="1000";end if;end if;elsif q2>19999 then alarm1<='1'; --欠量程显示else alarm1<='0';end if;end if;end process;end behav;仿真结果如下：标准时钟为10khz，即周期为100us。