verilog课程设计
verilog课程设计交通灯
verilog课程设计交通灯一、教学目标本节课的教学目标是使学生掌握Verilog HDL的基本知识，能够使用Verilog编写简单的交通灯控制系统。
具体来说，知识目标包括理解Verilog的基本语法、模块化设计方法以及状态机的设计原理；技能目标包括能够使用Verilog编写交通灯控制器的代码，并能够进行仿真测试；情感态度价值观目标包括培养学生的团队合作意识，提高他们对电子工程的兴趣。
二、教学内容本节课的教学内容主要包括Verilog基础知识、模块化设计方法、状态机设计原理以及交通灯控制系统的实现。
具体来说，首先介绍Verilog的基本语法，包括数据类型、运算符、语句等；然后讲解模块化设计方法，如何将复杂的系统分解为简单的模块，并介绍模块的调用和连接；接着介绍状态机的设计原理，如何根据状态转移图编写状态机的Verilog代码；最后，通过实例讲解如何使用Verilog编写交通灯控制系统的代码，并进行仿真测试。
三、教学方法为了达到本节课的教学目标，将采用多种教学方法相结合的方式进行教学。
首先，通过讲授法，为学生讲解Verilog的基本语法、模块化设计方法和状态机设计原理；然后，通过案例分析法，分析交通灯控制系统的实现过程，让学生加深对知识的理解；接着，通过实验法，让学生动手编写交通灯控制器的Verilog代码，并进行仿真测试，提高他们的实践能力；最后，通过讨论法，让学生分享自己的学习心得，培养他们的团队合作意识。
四、教学资源为了支持本节课的教学内容和教学方法的实施，将准备以下教学资源：教材《Verilog HDL Primer》和相关参考书，用于讲解Verilog的基本语法和设计方法；多媒体教学课件，用于展示交通灯控制系统的原理和实现过程；实验设备，包括计算机和仿真器，用于让学生动手编写代码并进行仿真测试。
此外，还将提供在线编程平台，让学生可以随时随地编写代码并进行调试。
五、教学评估本节课的教学评估将采用多元化的评估方式，以全面、客观、公正地评价学生的学习成果。
Verilog出租车计费器课程设计
目录引言 (1)1、设计内容 (1)2、设计原理 (1)3、CPLD简介 (2)3.1、CPLD的基本结构 (2)3.2、CPLD 的特点 (3)4、系统功能模块设计 (4)4.1、计算里程和车费模块 (4)4.3、按键扫描模块 (17)4.4结构描述实现出租车计费器电路系统设计 (20)4.5、仿真电路图 (21)5、硬件实现 (22)5.1、引脚锁定 (22)5.2、编程下载 (23)6总结与体会 (23)7、参考文献 (23)附录：电气信息学院课程设计评分表 (24)引言Verilog HDL 是一种硬件描述语言(HDL:Hardware Discription Language ),是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20 世纪80年代中期开发出来的。
现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。
传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。
随着出租车行业的发展，对出租车计费器的要求也越来越高，用户不仅要求计费器性能稳定计费准确，而且要求在乘坐出租车时，显示起步价、行车里程二部分，由自动计费器自动记录。
安装在与汽车轮相连接的传感器在汽车行进时向自动计费器发送脉冲信号，在一定的公里数内，按起步价计费；超过这一里程后，自动计费器按里程计费；超过一定费用后，则则增加里程费用；如果停车等候，则不收费。
本文以Altera公司的DE2开发板为中心，Quartus n软件作为开发平台，使用VerilogHDL语言编程，设计了一个出租车计费的计费器模型。
在程序描述的过程中，用了行为描述方式和结构描述方式二种描述方式对计费器进行描述。
该计费器能动态扫描电路，将车费和路显示出来，各有两位小数。
序列检测器verilog课程设计
序列检测器verilog课程设计一、课程目标知识目标：1. 掌握Verilog硬件描述语言的基本语法和结构；2. 理解序列检测器的基本原理和工作流程；3. 学会使用Verilog设计并实现序列检测器。
技能目标：1. 能够运用Verilog语言编写简单的数字电路模块；2. 能够对序列检测器进行模块划分，并进行代码编写和仿真；3. 能够分析并解决序列检测器设计过程中遇到的问题。
情感态度价值观目标：1. 培养学生对数字电路设计的兴趣和热情，提高其主动学习的积极性；2. 培养学生的团队协作意识，使其学会在团队中发挥自己的作用；3. 培养学生严谨的学术态度，注重实验数据和结果的分析。
分析课程性质、学生特点和教学要求：本课程为电子与计算机工程专业高年级学生的专业课程，旨在培养学生的硬件设计能力。
学生已具备一定的数字电路基础和Verilog编程能力。
课程要求学生能够独立完成序列检测器的设计和仿真，并在实践中提高自身的问题分析和解决能力。
课程目标分解为以下具体学习成果：1. 能够熟练使用Verilog编写基本的数字电路模块；2. 能够理解和分析序列检测器的工作原理；3. 能够独立完成序列检测器的模块划分、代码编写和功能仿真；4. 能够针对设计过程中遇到的问题进行有效分析和解决；5. 能够在团队项目中发挥自己的优势，为团队贡献力量；6. 能够严谨对待学术问题，注重实验数据和结果的准确性。
二、教学内容1. Verilog基础知识回顾：变量定义、数据类型、运算符、控制语句等；2. 序列检测器原理讲解：序列检测器的功能、应用场景、工作原理及状态机设计方法；3. Verilog模块编写：根据序列检测器原理，编写Verilog代码，包括模块声明、端口定义、逻辑描述等；4. 序列检测器模块划分：对序列检测器进行模块划分，实现模块化设计；5. 代码仿真与调试：使用ModelSim等仿真工具，对Verilog代码进行功能仿真，分析并解决可能出现的问题；6. 实验与分析：结合实际电路，搭建序列检测器，进行验证实验，分析实验结果；7. 团队项目实践：分组进行序列检测器设计，培养学生的团队协作能力和实际操作能力；8. 课程总结与拓展：对本章节内容进行总结，拓展学习其他类型的数字电路设计方法。
Verilog实现补码一位乘法课程设计
计算机科学与工程学院课程设计报告题目全称：Verilog实现补码一位乘法课程名称：计算机组成原理指导老师：文泉职称：指导老师评语：指导签字：课程设计成绩：目录第 1 章序言 (1)1.1 课程设计目的 (1)1.2 课程设计作用 (2)1.3 课程设计需求 (2)1.3.1Xilinx设计软件 (2)1.3.2 在xilinx ISE集成开发环境下，使用Verilog HDL (2)第 2 章正文 (4)2.1 实现补码一位乘法的原理 (4)2.2 比较补码一位乘法方法 (6)2.2.1 分步乘法 (6)2.2.2 运算规则 (7)2.2.3 运算实例 (7)2.2.4算法流程图 (8)2.2.5 比较法（Booth算法） (8)2.3课程设计实验代码（概要设计） (10)2.4课程设计详细设计方案 (12)2.4.1顶层方案图的设计与实现 (13)2.4.2 功能模块的设计与实现 (14)2.4.3 仿真调试 (13)第 3 章结论 (16)3.1课程设计总结 (16)摘要本定点补码一位乘法器，具有良好的可移植性。
本文介绍了定点补码一位乘法的概念已及定点补码一位乘法的的原理和方法，分析了定点补码一位乘法器的设计，并详细介绍了使用EDA环境，Xilinx设计软件，在XCV200实验板的XCV200可编程逻辑芯片中上进行定点补码一位乘法器的移植。
通过测试，系统移植成功。
关键词：定点补码；EDA；一位乘法器；设计第1 章序言当今时代是一个信息的时代，我们的生活与信息紧密相连。
伴随着计算机的生活化，我们更近一步接触到信息技术的发展。
如今，计算机技术迅猛发展，它的发展不仅仅表现在软件领域取得辉煌的成就，同时也在硬件方面也取得了长足的发展。
因此，很多功能已经可以通过硬件来实现。
但是通常对嵌入式软件的基本要求是体积小、指令速度快、具有较好的裁减性和可移植性，目前这方面的设计已经很多也很优异，但是基于补码一位乘法器的实现，克服了定点补码乘法器的缺点，实现更加方便有效。
verilog数字系统设计教程
verilog数字系统设计教程Verilog数字系统设计教程作者：XXX引言：数字系统设计是现代电子工程中非常重要的一部分。
Verilog作为一种硬件描述语言，提供了一种方便且专业的方法来设计和描述数字系统。
本教程旨在为初学者提供关于Verilog数字系统设计的详细介绍和指导。
1. Verilog简介Verilog作为一种硬件描述语言，用于描述数字系统的功能、结构和时序行为。
它类似于C语言，但更专注于硬件级别。
Verilog可以用于设计各种数字系统，例如处理器、嵌入式系统、通信设备等。
2. Verilog基本语法2.1 模块定义Verilog的基本单位是模块。
模块是数字系统的基本组成部分，可以看作是一个独立的功能单元。
模块可以包含输入、输出、内部信号以及其它子模块等。
2.2 信号声明在Verilog中，可以声明各种类型的信号，包括输入信号、输出信号和内部信号等。
信号声明定义了信号的类型、宽度和方向。
3. Verilog建模3.1 组合逻辑建模组合逻辑是数字系统中最基本的部分。
Verilog提供了各种组合逻辑建模的方法，包括逻辑运算、选择结构和多路复用器等。
3.2 时序逻辑建模时序逻辑是数字系统中需要考虑时序关系的部分。
Verilog提供了时序逻辑建模的方法，包括触发器、计数器和时序控制等。
4. Verilog仿真4.1 仿真器介绍仿真器是用于验证数字系统设计的工具。
Verilog可以与各种仿真器配合使用，用于验证设计的正确性和性能。
4.2 仿真流程仿真流程包括编写测试平台和测试用例、编译和仿真等步骤。
本节将介绍基本的仿真流程和相关技巧。
5. Verilog综合5.1 综合概述综合是将Verilog代码转换为逻辑门级描述的过程。
综合器通过将Verilog代码映射到实际的硬件库中，生成能够实现指定功能的逻辑电路。
5.2 综合流程综合流程包括综合前的优化和综合本身两个阶段。
本节将介绍综合的基本流程和主要考虑因素。
verilog仿真课程设计
verilog仿真课程设计一、教学目标本课程的教学目标旨在让学生掌握Verilog仿真基本原理和方法，具备使用Verilog进行数字电路设计和仿真的能力。
知识目标：使学生了解Verilog语言的基本语法、数据类型、运算符、表达式以及常用的建模方法。
技能目标：培养学生运用Verilog进行数字电路设计、仿真和测试的能力，能够独立完成简单的数字系统设计。
情感态度价值观目标：培养学生对电子信息科学的兴趣，提高学生创新实践能力，培养学生团队合作精神。
二、教学内容本课程的教学内容主要包括Verilog语言的基本语法、数据类型、运算符、表达式、建模方法以及数字电路的设计与仿真。
1.Verilog语言基本语法：介绍Verilog模块的结构、参数、端口以及语句的书写规范。
2.数据类型和运算符：讲解Verilog中的基础数据类型、复合数据类型以及常用运算符。
3.表达式：讲解Verilog中的算术表达式、关系表达式和逻辑表达式。
4.建模方法：介绍Verilog中的线网建模、模块实例化以及参数传递。
5.数字电路设计与仿真：以实例形式讲解如何使用Verilog进行组合逻辑电路、时序逻辑电路以及复杂数字系统的设计与仿真。
三、教学方法为提高教学效果，本课程将采用讲授法、案例分析法、实验法等多种教学方法相结合。
1.讲授法：通过讲解Verilog语言的基本语法、数据类型、运算符、表达式以及建模方法，使学生掌握理论知识。
2.案例分析法：通过分析实际案例，让学生了解Verilog在数字电路设计与仿真中的应用。
3.实验法：安排实验课程，让学生动手实践，巩固所学知识，提高实际操作能力。
四、教学资源为实现教学目标，我们将为学生提供丰富的教学资源，包括教材、参考书、多媒体资料以及实验设备。
1.教材：选用权威、实用的Verilog教材，为学生提供系统性的理论知识学习。
2.参考书：推荐学生阅读相关Verilog参考书籍，拓展知识面。
3.多媒体资料：制作精美的PPT课件，为学生提供直观的学习体验。
4位全加器verilog课程设计
4位全加器verilog课程设计一、课程目标知识目标：1. 理解4位全加器的原理和功能，掌握其Verilog硬件描述语言实现方法。
2. 学习并掌握数字电路中加法器的基本结构和工作原理。
3. 掌握Verilog模块化编程，能够实现并测试4位全加器的基本功能。
技能目标：1. 能够运用Verilog语言编写4位全加器的代码，并进行功能仿真。
2. 学会使用硬件描述语言进行数字电路的设计，提高实际问题解决能力。
3. 能够对4位全加器进行调试和优化，提升编程实践技能。
情感态度价值观目标：1. 培养学生的团队合作意识，提高学生在项目实践中的沟通与协作能力。
2. 增强学生对数字电路设计领域的兴趣，激发学生的创新精神。
3. 引导学生树立正确的价值观，认识到科技发展对社会进步的重要性。
课程性质：本课程为电子信息工程及相关专业高年级的数字电路设计课程，旨在通过4位全加器的Verilog实现，让学生掌握数字电路设计的基本方法和实践技能。
学生特点：学生已具备一定的数字电路基础和Verilog编程知识，具备分析问题和解决问题的能力。
教学要求：注重理论与实践相结合，鼓励学生积极参与课堂讨论，培养学生的动手能力和实际操作技能。
通过课程学习，使学生在知识、技能和情感态度价值观方面均取得明显进步。
二、教学内容本课程教学内容主要包括以下几部分：1. 数字加法器原理回顾：介绍加法器的基本原理，重点讲解4位全加器的工作流程和关键特性。
- 教材章节：数字电路基础，第3章第2节。
2. Verilog硬件描述语言基础：复习Verilog的基本语法，强调模块化编程方法。
- 教材章节：硬件描述语言Verilog，第4章。
3. 4位全加器的Verilog设计：- 设计原理：讲解4位全加器的设计思路和实现方法。
- 代码编写：引导学生编写4位全加器的Verilog代码，并进行模块化设计。
- 教材章节：数字电路设计，第5章第3节。
4. 功能仿真与调试：- 介绍仿真工具和仿真方法，指导学生进行4位全加器的功能仿真。
verilog基本电路设计(包括：时钟域同步、无缝切换、异步fifo、去抖滤波))
Verilog基本电路设计（包括：时钟域同步、无缝切换、异步FIFO、去抖滤波））Verilog基本电路设计共包括四部分：单bit跨时钟域同步时钟无缝切换异步FIFO去抖滤波Verilog基本电路设计之一: 单bit跨时钟域同步（帖子链接：/thread-605419-1-1.html）看到坛子里不少朋友，对于基本数字电路存在这样那样的疑惑，本人决定开贴，介绍数字电路最常见的模块单元，希望给初学者带来帮助，也欢迎大佬们前来拍砖。
如果想要做数字设计，下面这些电路是一定会碰到的，也是所有大型IP，SOC设计必不可少的基础，主要包括异步信号的同步处理，同步FIFO，异步FIFO，时钟无缝切换，信号滤波debounce等等，后面会根据大家反馈情况再介绍新电路。
首先介绍异步信号的跨时钟域同步问题。
一般分为单bit的控制信号同步，以及多bit的数据信号同步。
多bit的信号同步会使用异步FIFO完成，而单bit的信号同步，又是时钟无缝切换电路以及异步FIFO电路的设计基础，这里先介绍单bit信号同步处理。
clka域下的信号signal_a，向异步的clkb域传递时，会产生亚稳态问题。
所有的亚稳态，归根结底就是setup/hold时间不满足导致。
在同一个时钟域下的信号，综合以及布线工具可以在data路径或者clock路径上插入buffer使得每一个DFF的setup/hold时间都满足；但是当signal_a在clkb域下使用时，由于clka与clkb异步，它们的相位关系不确定，那么在clkb的时钟沿到来时，无法确定signal_a此时是否处于稳定无变化状态，也即setup/hold时间无法确定，从而产生亚稳态。
这种异步信号在前后端流程里面是无法做时序分析的，也就是静态时序分析里常说的false_path。
消除亚稳态，就是采用多级DFF来采样来自另一个时钟域的信号，级数越多，同步过来的信号越稳定。
对于频率很高的设计，建议至少用三级DFF，而两级DFF同步则是所有异步信号处理的最基本要求。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
课程设计设计题目：基于FPGA的乐曲演奏电路设计✧指导教师：蒋俊华✧学院：物理与电子学院✧专业：电子信息科学与技术✧姓名：郭志勇✧学号：10230*******✧实验地点：特种功能实验室（实验室502）摘要：本文根据层次化的设计思路并在EDA开发工具Quartus II 9.0 (32-Bit) 平台上，采用Verilog语言、原理图、定制LPM-ROM块以及实例化的设计方法，利用数控分频的原理实现了基于FPGA片上系统（本实验用的是康芯GW48系列EDA设备）乐曲演奏的设计。
关键词 FPGA，EDA，Verilog，数控分频器一. 概述部分：（1）设计所要实现的功能能够很好的演奏出“梁祝”的谱子，将音乐通过实验箱上的喇叭播放出；演奏发音相对应的简谱码输出显示由在数码管5显示；高八度音指示由发光管D5指示（2）设计所采用的基本思想根据层次化的设计思路，可把乐曲硬件演奏电路分为3个模块，音乐节拍发生模块,音符译码电路模块，数控分频模块。
音乐节拍发生模块的设计：将编辑好的音符填入MIF文件中再定制LPM-ROM块将音符数据加载入ROM再通过计数器逐步计数rom块的地址来提取音符；音符译码电路模块、数控分频模块的设计：都是由verilog代码实例化生成通过输入原理图的方法将各个模块连接起来生成一个block块的.qpf文件作为最终的顶层文件。
二．系统设计部分（1）整个设计的组织结构（2）各个子单元的设计思路音乐节拍发生模块的设计：LPM-ROM块该模块为音乐曲谱的存放块。
其中设置了“梁祝”乐曲全部音符所对应的分频预置数。
其利用LPM_ROM宏模块将共设定256个音符，每个音符宽度为4位。
Mif文件存放乐曲中的音符数据，它是利用LPM-ROM来实现的，将乐谱中相应的音符放在一个连续的地址上。
它首先是编写音符数据文件，将乐谱中相应的音符存放在一个连续的地址上。
因为1拍的时间定为1秒，提供的是4Hz的时钟频率（即1/4拍的整数倍），则需将这个音符存储在相应次数的连续几个地址上。
.mif文件如下：CNT138块这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒，四四拍的4分音符持续时间。
例如，地址发生器在以下的Verilog逻辑描述中，“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒时间。
模块程序如下：module cnt138t(clk,cnt);input clk;output [7:0]cnt;reg [7:0]cnt;always @ (posedge clk)beginif(cnt==8'b10001010) cnt<=8'b00000000;else cnt<=cnt+1;endendmodule音符译码电路模块的设计：音符译码电路模块即分频预置数模块是乐曲简谱码对应的分频预置数查表电路。
它提供了每个音符所对应的分频预置数，即给数控分频模块提供计数初值，这里以“梁祝”乐曲为例，列出了在这个乐曲中所用到的13个音符的分频预置数。
在这个模块的Verilog逻辑描述中设置了“梁祝”乐曲中全部音符所对应的分频预置数，共13个，每一音符的停留时间由音乐节拍和地址发生器模块的时钟（Clk）的输入频率决定，在此为4Hz。
这13个值的输出由计数模块的index[3..0]确定，而index[3..0]的值又由地址发生器模块的输出q[3..0]的输出值和持续时间决定。
程序如下：module tonetaba(index,code,high,tone);input [3:0]index;output [3:0]code;output [10:0]tone;output high;reg [3:0]code;reg [10:0]tone;reg high;always @ (index)begincase(index)4'b0000: begin tone<=11'b11111111111; code<=4'b0000; high<=1'b0; end4'b0001: begin tone<=11'b01100000101; code<=4'b0001; high<=1'b0; end4'b0010: begin tone<=11'b01110010000; code<=4'b0010; high<=1'b0; end4'b0011: begin tone<=11'b10000001100; code<=4'b0011; high<=1'b0; end4'b0101: begin tone<=11'b10010101101; code<=4'b0101; high<=1'b0; end4'b0110: begin tone<=11'b10100001010; code<=4'b0110; high<=1'b0; end4'b0111: begin tone<=11'b10101011100; code<=4'b0111; high<=1'b0; end4'b1000: begin tone<=11'b10110000010; code<=4'b0001; high<=1'b1; end4'b1001: begin tone<=11'b10111001000; code<=4'b0010; high<=1'b1; end4'b1010: begin tone<=11'b11000000110; code<=4'b0011; high<=1'b1; end4'b1100: begin tone<=11'b11001010110; code<=4'b0101; high<=1'b1; end4'b1101: begin tone<=11'b11010000100; code<=4'b0110; high<=1'b1; end4'b1111: begin tone<=11'b11011000000; code<=4'b0001; high<=1'b1; enddefault: begin tone<=11'bx; code<=4'bx; high<=1'bx; end endcaseendendmodule数控分频模块的设计：音符的频率由数控分频模块获得，这是一个数控分频电路。
它是由一个初值可变的加法计数器构成。
该计数器的模为2047，当计数器记满时，计数器产生一个溢出信号FULL，此溢出信号就是用作发音的频率信号。
在计数器的输入端给定不同的初值，就可得到不同音符的发音频率信号。
计数初值（Tone）=2047-分频系数而分频系数又可有下式来求：分频系数=基准频率/音符的发生频率低音时Tone值小，分频系数大，溢出信号周期长，扬声器发出的声音低，Tone随音乐的乐谱变化大，自动控制分频比，实现了数控分频，发生信号的频率与音调Tone成正比。
这就是利用数控分频器自动演奏音乐的原理。
其时钟（Clk）端输入的是在十六进制模块里对12MHz的信号进行16分频得到的750KHz，750KHz的信号根据分频预置数模块中所提供的计数初值，分别得出相应音符频率的两倍值。
此时从数控分频器中出来的输出信号是脉宽极窄的脉冲式信号，为了有利于驱动扬声器，需另加一个D触发器以均衡其占空比，这时的频率就变为原来的1/2，刚好就是相应音符的频率。
数控分频模块中对Clk输入信号的分频比由11位预置数tone[10..0]决定。
输出频率将决定每一个音符的音调，这样，分频计数器的预置值tone[10..0]与输出频率就有了对应关系。
例如在分频预置数模块中若取tone[10..0]=1036，将发出音符为“3”音的信号频率。
程序如下：module speakera(clk1,tone,spks);input clk1;input [10:0]tone;output spks;reg spks;reg preclk;reg fullspks;reg [3:0]count4;reg [10:0]count11;always @ (posedge clk1)beginif(count4==4'b1000) begin preclk=1'b1; count4=4'b0000; end else begin count4=count4+1; preclk=1'b0; endendalways @ (posedge preclk)beginif (count11==11'b11111111111) begin count11=tone; fullspks=1'b1; endelse begin count11=count11+1;fullspks=1'b0; endendalways @ (posedge fullspks)beginspks=~spks;endendmodule（3）各个子单元之间的接口关系如下图所示：（4）该设计与其它设计的接口方式等实验选用模式1。
C L O C K 9C L O C K 5C L O C K 2C L O C K 0SPEAKER 扬声器NO.1PIO11-PIO8PIO15-PIO12PIO48PIO49D15D16HEXHEXPIO32PIO33PIO34PIO35PIO36PIO37PIO38PIO39D1D2D3D4D5D6D7D8实验电路结构图译码器译码器译码器译码器FPGA/CPLD 目标芯片12345678PIO3-PIO0PIO7-PIO4HEXHEX键1键2键3键4键5键6键7键8PIO39-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16使CLK1与clock9相接，接受12MHz 时钟频率（用短路帽在clock9接“12MHz ”）；CLK 与clock2相接，接受4Hz 频率；发音输出SPKOUT 接Speaker ；与演奏发音相对应的简谱码输出显示可由CODE1在数码管5显示；HIGH1为高八度音指示，可由发光管D5指示然后根据实验手册上 的GW48CK 系统万能接插口与结构图信号/与芯片引脚对照表来分配该设计与其它设计的接口名称。