第2章 CPU内部结构与时钟系统

2.2 CPU的结构及总线
2．DRDB(Data-ReadDataBus)数据读数据总线： DRDB在读取数据空间时用来传送数据。 DRDB是一个32位的总线。 3．DWDB(Data／Program-WriteDataBus)数 据／程序写数据总线： 32位的DWDB在对数据空间和程序空间写数据 时用来传送数据。
寄存器 英文名称 名称 XAR0 Auxiliary regiter 0 辅助寄存器0 XAR1 Auxiliary regiter 1 辅助寄存器1 XAR2 Auxiliary regiter 2 辅助寄存器2 XAR3 Auxiliary regiter 3 辅助寄存器3 XAR4 Auxiliary regiter 4 辅助寄存器4 XAR5 Auxiliary regiter 5 辅助寄存器5 位数 复位后的状态 32位 0x 0000 0000 32位 0x 0000 0000 32位 0x 0000 0000
2.2 CPU的结构及总线
2.2.2 地址和数据总线 存储器接口有3组地址总线： 1．PAB(Program Address Bus)程序地址总线： PAB用来传送来自程序空间的读/写地址。
PAB是一个22位的总线。
2．DRAB(Data-Read Address Bus)数据读地址 总线： 32位的DRAB用来传送来自数据空间的读地址。
中央处理单元CPU 存储器 片内外设 TMS320C28x系列芯片的功能框图
C281x Block Diagram L0,L1: 4K×16b
H0: 8K×16b Program MO,M1: 1K×16bBus 2个事件管理器 其中的PWM单元， 用于电机控制 Boot RAM 16通道，分辨率为12 ROM 位的模数转换模块 18K×16b 4K×16b 作用是防止程序跑 飞或进入死循环， 多通道缓冲串行接口
Program (4M* 16)
Register Bus / Result Bus 数据/程序写数据总线 DWDB-Data/Program-write Data Bus (32位) 数据/写地址总线 DWAB-Data-write Address Bus (32位)
2.2 CPU的结构及总线
用于访问数据空间和程序空间的总线概况
支持片上调试功能
GPIO
串行 外围 接口
2.1中央处理单元CPU 概述
TMS320C28x的CPU是一种低功耗的32位定 点数字信号处理器，集中了数字信号处理器 和微控制器的诸多优秀特性。 采用改进型哈佛结构和循环寻址方式，精简 指令集RISC(Reduction Instruction Set Computer)、支持字节的组合与拆分、位操 作等。 改进型哈佛结构可以并行地执行指令和读取 数据。
对于数据读操作，它把地址放在数据读地址总线DRAB 上 对于数据写操作，它把地址装入数据写地址总线DWAB 上 ARAU也可以改变SP和辅助寄存器XAR7~XAR0的值
2.2 CPU的结构及总线
（4）算术逻辑单元ALU：32位的ALU可以完成二进制 补码运算和布尔运算。 运算之前，ALU从寄存器、数据存储器或程序控制 逻辑中接收数据； 运算之后，ALU将数据存入寄存器和数据存储器 （5）预取队列和指令译码： （6）程序和数据地址发生器 （7）定点乘法器：完成32位×32位的二进制补码乘法 运算，获得64位的乘积。 （8）中断处理
2.1中央处理单元CPU 概述
可通过状寄存器STl（P38）的位OBJMODE（D9） 和位AMODE（D8）组合，选定模式。
STI位 操作模式 OBJMODE D9位 1 1 0 AMODE D8位 0 1 0
C28x模式
C2xLP 源-兼容模式 C27x 目标-兼容模式
2.1中央处理单元CPU 概述
2.1中央处理单元CPU 概述
C28x模式：在该模式中，用户可以使用C28x的 所有有效特性、寻址方式和指令系统，因此， 一般应使C28x芯片工作于该种模式。 C27x目标——兼容模式：在复位时，C28x的 CPU处于C27x目标-兼容模式。 在该模式下，目标码与C27xCPU完全兼容，且 它的循环—计数也与C27xCPU兼容。 C2xLP源——兼容模式：该模式允许用户运行 C2xLP的源代码，这些源代码是用C28x代码生 成工具编译生成的。
2.3 CPU寄存器
寄存器 英文名称 ACC Accumulator High half of ACC AH AL
Low half of ACC
名称 位数 复位后的状态 累加器 32位 0x 0000 0000 ACC高16位 16位 0x 0000 ACC低16位 16位 0x 0000
2.3 CPU寄存器
PIE Interrupt 增强型局域网络 Manager
McBSP CAN2.0B SCI-A SCI-B SPI 串行 通信 接口
Registers
Realtime JTAG
3 外部中断扩展模块，支持 32 bit 96个中断，只使用45个 Register Bus Timers CPU 3个32位定时器 Data Bus T0,T1,T2 通用并行接口
存储器接口信号
2.1中央处理单元CPU 概述
2. CPU的主要特征 （1）保护流水线(Pretected pipeline)：CPU具有八级流 水线，可以避免从同一地址进行读写而造成的秩序混 乱。 （2）独立寄存器空间(Independent register space)：在 CPU中含有一些被映像至数据空间的寄存器。这些寄 存器可以作为系统控制寄存器、数学寄存器和数据指 针。 系统控制寄存器可由特殊的指令进行操作，而其他 寄存器则通过特殊指令或寄存器寻址模式来操作。
32-bit Auxiliary
片内外设 Event Manager A Event Manager B 12-bit ADC Watchdog
Sectored
Flash
A(18-0) 22 32 32 32 128K×16b
D(15-0)
32x32 bit Multiplier
R-M-W
Atomic ALU
2.1中央处理单元CPU 概述
（3）算术逻辑单元ALU (Arithmetic Logic Unit)：32位 的ALU完成二进制补码算术和布尔逻辑操作。 （4）地址寄存器算术单元ARAU (Address Register Arithmetic Uint)：ARAU产生数据存储地址以及与 ALU并行操作的增量和减量指针。 （5）循环移位器(Barrel shifter)：执行最多16位的数据 左移位和右移位操作。 （6）乘法器(Multiplier)：执行32位×32位的二进制补 码乘法运算，获得64位的乘积。乘法可以在有符号数 和无符号数之间进行。
2.1中央处理单元CPU 概述
2.1.3 CPU信号 CPU有4种主要信号 （1）存储器接口信号（Memory-interface signals）：这些信号在CPU、存储器和外围设 备之间进行数据传送；进行程序存储器的访问 和数据存储器的存取；并能根据不同的字段长 度区分不同的存取操作(16位或32位)。 （2）时钟和控制信号(Clock and control signaks)：这些信号为CPU和仿真逻辑提供时钟， 它们可以用来监视和控制CPU。
不能同时操作
存储类型 从程序空间读 从数据空间读 向程序空间写 向数据空间写
地址总线 PAB DRAB PAB DWAB
数据总线 PRDB
不能同Leabharlann Baidu操作
DRDB DWDB DWDB
2.2 CPU的结构及总线
注意：程序空间的读和写不能同时发生，因为 它们都要使用程序地址总线PAB。 程序空间的写和数据空间的写也不能同时发生， 因为两者都要使用数据／程序写数据总线 DWDB。 而运用不同总线的传输是可以同时发生的。 如：CPU可以在程序空间完成读操作(使用PAB 和PRDB), 在数据空间完成读操作(使用DRAB 和DRDB)，同时在数据空间进行写操作(使用 DWAB和DWDB)。
2.1中央处理单元CPU 概述
2.1.1 兼容性
TMS320C2000系列CPU的硬件结构有一定差别， 指令集也不相同，但是，在C28x芯片中可以通 过选择兼容特性模式，使C28xCPU与C27xCPU 及C2xLP CPU具有最佳兼容性。
C28x芯片具有3种操作模式：
C27x目标-兼容模式 C28x模式 C2xLP源-兼容模式
2.2 CPU的结构及总线
3．DWAB(Data-Write Address Bus)数据写地 址总线： 32位的DWAB用来传送来自数据空间的写地址。 存储器接口还有3组数据总线： 1．PRDB(Program-Read DataBus)程序读数据 总线： PRDB在读取程序空间时用来传送指令或数据。 PRDB是一个32位的总线。
DSP原理与应用技术
学习要点
1. CPU的组成结构和总线类型 2. CPU寄存器及其作用 3. CPU时钟类型及使用方法 4. 看门狗模块的作用及使用方法 5. 程序流的种类
2.1中央处理单元CPU 概述
在TMS320C2000系列中，CPU内核为： C20x/C24x／C240x C27x/C28x TMS320C28x系列芯片有3个主要组成部分：
2.1中央处理单元CPU 概述
（3）复位和中断信号(Reset and interrupt signals)：这些信号用来产生硬件复位和中 断，并用来监视中断的状态。 （4）仿真信号(Emulation signals)：这些信 号用来仿真和调试。
2.2 CPU的结构及总线
2.2.1 CPU结构 CPU的主要单元有： （1）程序和数据控制逻辑：用来存储从程序存储器中 取出的指令队列 （2）实时仿真逻辑：实现可视化操作 （3）地址寄存器算术单元ARAU：为从数据存储器中 取出的值分配地址。
C28x Internal Bus Structure
Program PC
Decoder 程序地址总线PAB-Program Address Bus (22位) 程序读数据总线 PRDB-Program-read Data Bus (32位) 数据读地址总线 DRAB-Data-read Address Bus (32位) 数据读数据总线 DRDB-Data-read Data Bus (32位) Registers ARAU SP DP @X XAR0 to XAR7 Execution MPY32x32 ALU XT P ACC R-M-W Atomic ALU Debug Memory Real-Time Emulation & JTAG Standard Test Peripherals Engine External Interfaces Data (4G * 16)
2.1.2 1. CPU的组成
C28xCPU 时钟和控制信号 CPU 监视和控制DSP芯片内不同部件的工作 复位和中断信号 ，并且测试设备的操作情况。 仿真逻辑 仿真信号 产生数据和程序存储地址：编码和运行指令；执行算 术、逻辑和移位操作；控制寄存器阵列内的数据转移 CPU组成及特性 、数据存储和程序存储等。
寄存器 AR0 英文名称 名称 位数 复位后的状态
Low half of XAR0 XAR0的低16位 16位 0x 0000
XAR6 XAR7
32位 32位 32位 Auxiliary regiter 6 辅助寄存器6 32位 Auxiliary regiter 7 辅助寄存器7 32位
0x 0000 0000 0x 0000 0000 0x 0000 0000 0x 0000 0000 0x 0000 0000
2.3 CPU寄存器