《EDA》第五章03_1

第 8 页
© 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
COMPONENT inv PORT（ in: IN STD_LOGIC; out: OUT STD_LOGIC）; END COMPONENT; COMPONENT and2 PORT（ in1, in2: IN STD_LOGIC; out: OUT STD_LOGIC）; END COMPONENT; SIGNAL out1: STD_LOGIC; BEGIN u1: and2 PORT MAP（a, b, out1）; u2: inv PORT MAP （out1, y）; END struct;
第 9 页 © 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
a b
u1
o ut 1
u2
y
图1 与非门对应的逻辑图
第 10 页
© 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
三种描述方式的比较
描述方式 优 点 缺 点 适用场合 电路层次化设 计 小门数设计
结构化 描述
数据流 描述
第 20 页 © 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
优先编码器工作时序
第 21 页
© 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
（2）七段显示译码器 七段显示译码器是对一个4位二进制数进行译码，并在七 段显示器上显示出相应的十进制数或十六进制数。今天 以输出并显示BCD码（十进制码）为例。
真 值 表
1 1
1 1
1 0
x x x x x 1 0 0
x x x x 1 0 0 0 x x x 1 0 0 0 0 x x 1 0 0 0 0 0 x 1 0 0 0 0 0 0
1
1 0 0 0
0
0 1 1 0
1
0 1 0 1
1 0 0 0 0 0 0 0
第 15 页
0
0
0
© 江苏工业学院计算机系
0 0 0 0 0
第 2 页
© 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
例 5-1 与非门的行为描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand2 IS PORT ( a, b: IN STD_LOGIC; y: OUT STD_LOGIC); END nand2; ARCHITECTURE behav OF nand2 IS BEGIN
第 16 页 © 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
ELSIF in1(3)=„1‟ THEN out1<=“011”; ELSIF in1(2)=„1‟ THEN out1<=“010”; ELSIF in1(1)=„1‟ THEN out1<=“001”; ELSIF in1(0)=„1‟ THEN out1<=“000”;
第五章 VHDL设计进阶
例 5-2 与非门的数据流描述 … LIBRARY IEEE; USE IEEE.STD-LOGIC-1164.ALL; ENTITY nand2 IS PORT ( a, b: IN STD-LOGIC; y: OUT STD-LOGIC); END nand2; ARCHITECTURE rtl OF nand2 IS BEGIN y <= NOT (a AND b); END rtl;
ELSE out1<=“XXX”;
END IF; END PROCESS END behave3; （4） IF 条件THEN 顺序语句 ELSIF 条件 THEN 顺序语句 ELSE 顺序语句 条件语句具有向上 END IF； 相与功能
© 江苏工业学院计算机系
第 17 页
EDA
电子教案
第五章 VHDL设计进阶
＋VCC
第 23 页
© 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
c d e f g ab cde f g D C b c d A B
a
b
a f e g
(b) LED数码管有共阳、共阴之分。图(a)是共阴式LED 数码管的原理图，图(b)是其表示符号。使用时，公 共阴极接地，7个阳极a~g由相应的BCD七段译码器 来驱动(控制) 。
EDA
电子教案
第五章 VHDL设计进阶
方法1
使用IF语句
ENTITY encoder IS PORT(in1:IN STD_LOGIC(7 DOWNTO 0); out1:OUT STD_LOGIC (7 DOWNTO 0) ) ; END encoder; ARCHITECTURE behave3 OF encoder IS BEGIN PROCESS(in1) BEGIN IF in1(7)=„1‟ THEN out1<=“111”; ELSIF in1(6)=„1‟ THEN out1<=“110”; ELSIF in1(5)=„1‟ THEN out1<=“101”; ELSIF in1(4)=„1‟ THEN out1<=“100”;
第 3 页
© 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
PROCESS（a, b) VARIABLE tmp: STD_LOGIC_VECTOR(1 DOWNTO 0) BEGIN
tmp :=a&b; CASE tmp IS WHEN "00" => y<=′1′; WHEN "01" => y<=′1′; WHEN "10" => y<=′1′; WHEN "11" => y<=′0′; WHEN OTHERS => y<=′X′; END CASE;
方法2
使用条件赋值语句
ARCHITECTURE behave1 OF encoder IS SIGNAL outvec:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN outvec(2 downto 0)<="111 " WHEN h='1' ELSE "110" WHEN g='1' ELSE "101" WHEN f='1' ELSE "100" WHEN e='1' ELSE "011" WHEN d='1' ELSE "010" WHEN c='1' ELSE "001" WHEN b='1' ELSE "000" WHEN a='1' ELSE "000";
GND
第 22 页
(b)
(c) © 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
g f
a b
a
b 9 8 a f e d 1 2 3 4 5 g b c · h ¤ 7 6 c d e f g (¡ )h ¤ e d c (· )h R
a
b c d e f g (¡ )h ¤ R
10
七段显示译码器分为两个部分，一个是7段译码部分，将 4位二进制码转换为BCD码，一个是显示驱动部分，实现 UCC 数码管的驱动。
RL × 7
ab cde f g
D0
D
a f e d g b c
C D1 B D2
D3
A
BC D 段 C D1七 译 B D2 码 器 A D3 GND
D D0
UCC
g f e d c b a
EDA
电子教案
D3 D2 D1 D0 a b c d e 0 0 0 0 1 1 1 1 1 0 0 0 1 0 1 1 0 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 0 0 1 0 0 0 1 1 0 0 0 0 0 1 1 1
1 1 1 1 1
f 1 0 0 0 1 1 0 1 1 0
第 24 页 © 江苏工业学院计算机系
(a) (a)
(b)
EDA
电子教案
第五章 VHDL设计进阶
a f e d b c b c e
a g b d
a c d c
a c e d
a f g c d
a c e
a c d
a c d
g b f g b f g
b f g b f g b
第 25 页
© 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
第五章 VHDL设计进阶之第三讲 VHDL语言设计风格和组合电路设计实例
第 1 页
© 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶Leabharlann 5.6VHDL描述风格
5.6.1 行为描述——最重要的逻辑描述方式， VHDL的精髓。
特点：只表示输入与输出间转换的行为，不包含任何 结构信息。 主要使用函数、过程和进程语句，以算法形式描述数 据的变换和传送。
END PROCESS; END behav;
第 4 页 © 江苏工业学院计算机系
EDA
电子教案
第五章 VHDL设计进阶
5.6.2 数据流描述（也称RTL描述方式）