用原理图方法设计8位全加器
用原理图输入方法设计8位全加器
实验一 用原理图输入方法设计8位全加器1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。
其目的是通过一个8位全加器的设计熟悉EDA 软件进行电子线路设计的详细流程。
学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
2．实验原理1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor 为同或符合，相同为1，不同为0）来实现。
先设计底层文件：半加器，再设计顶层文件全加器。
（1） 半加器的设计：半加器表达式：进位：co=a and b 和：so=a xnor ( not b )半加器原理图如下：（2） 全加器的设计: 全加器原理图如下：3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机I113coa sob101010110001100co so b a notxnor2and2I113ain coutcout ain binsumcinbin sumcinf_adderor2af e du3u2u1b acco soB co soBh_adder A h_adderAEDA实验开发系统 ZY11EDA13BE并口延长线，JTAG延长线实验的软件环境是：MAX+plus 10.24．操作方法与实验步骤●按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
●建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。
5．实验内容及实验数据记录1．设计半加器：用原理图输入的方法输入一个半加器的逻辑图，如图所示：然后在assign里头的device里头根据试验箱的芯片设置Decices，接着就设置输入输出荧脚的输入端和输出端，设置如表1所示：表1.半加器引脚端口设置引脚名称设置端口ain input Pin=45bin input Pin=46co output Pin=19so output Pin=24 然后Save，名称为h_add.gdf，再save & Compile。
原理图输入设计8位全加器
原理图输入设计8位全加器一、实验目的掌握运用MAX+plusII原理图编辑器进行层次电路系统设计的方法。
进一步熟悉利用MAX+plusII进行电路系统设计的一般流程。
掌握8位全加器原理图输入设计的基本方法及过程。
二、实验原理一个8位全加器可以由8个1位全加器构成，加法器间的进位可以以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相连接。
而一个1位全加器则可由实验一包装元件入库得到。
实验步骤1、为本项设计建立文件夹2、输入设计项目和存盘根据8位全加器原理图输入设计8位全加器。
并另存（Save As）在为本设计建立的文件夹中。
3、将设计项目设置成工程文件将8位全加器设置为工程文件。
4、选择目标器件并编译首先在Assign选项的下拉菜单中选择器件选择项Device，此窗口的Device Family是器件序列栏，应该首先在此拦中选定目标器件对应的序列名，为了选择EPF1K30TC144－3器件，应将此栏下方标有Show only Fastest Speed Grades的勾消去，以便显示出所有速度级别的器件。
完成器件选择后，按OK键。
最后启动编译器，首先选择左上角的MAX+plusII选项，在其下拉菜单中选择编译器项Compiler。
（此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。
）点击Start，开始编译！如果发现有错，排除错误后再次编译。
5、时序仿真接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：（1）建立波形文件。
（2）输入信号节点。
（3）设置波形参量。
（4）设定仿真时间宽度。
（5）加上输入信号。
（6）波形文件存盘。
（7）运行仿真器。
选择MAX+plusII项及其中的仿真器Simulator选项，点击跳出的仿真器窗口中的Start键。
（注意，刚进入窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形）。
实验三 用原理图输入法设计8位全加器
实验三用原理图输入法设计8位全加器一、实验目的：熟悉和掌握用QUARTUS Ⅱ的原理图输入方法设计简单组合电路的方法，并通过一个8位全加器的设计掌握用EDA软件进行电子线路设计的详细流程。
二、实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低位输入信号cin相接。
三、实验内容：1.打开原理图编辑器，完成半加器和全加器的设计。
包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路符号入库。
详细的过程见教材相关章节。
根据以上步骤画出以下原理图：1位半加器的原理图。
名字hadder.2.在完成1位半加器的原理图后，进行编译综合之后，选择File\create\Create Symbol file for current file,将文件变成一个包装好的单一元件模块待调用。
运用以上包装好的1位半加器可画以下1 位全加器，名字adder。
3. 在完成1位全加器的原理图后，进行编译综合之后，选择File\create\Create Symbol file for cur建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和测试。
4.运用以上包装好的1 位半加器、全加器，可画以下8位的全加器，rent file,将文件变成一个包装好的单一元件模块待调用。
四．注意事项：每一个设计（文本或原理图）都能创建一个原理图符号，并且也只可以在同工程设计中被调用。
五．图形及仿真效果：1. 1位半加器的原理图：1位半加器的仿真结果：2. 1 位全加器的原理图：1位全加器的仿真结果：3. 8位的全加器的原理图：8位全加器的仿真结果：。
8位全加器的设计
二、实验原理：一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出与相临的高位加法器的低进位输入信号相接。
4位全加器采用VHDL语言输入方式进行设计，将设计的4位全加器变成一个元件符号，在8位全加器的设计中进行调用。
三、实验内容和步骤：1. 采用VHDL语言输入方式设计4位全加器（1）打开QuartusII，执行File|New，在New窗口中的Device Design Files 中选择VHDL Files，然后在VHDL文本编译窗中输入程序。
执行File|Save As，找到已设立的文件夹，存盘文件名应该与实体名一致。
（2）将设计项目设置成可调用的元件选择File→create/update→create symbol Files for current file命令，将转换好的元件存在当前工程的路径文件夹中。
2.采用原理图输入方式设计8位全加器（1）打开QuartusII，执行File|New，选择block diagram/schematic file，在原理图编辑窗口中连接好8位全加器电路图（注意元件的调用），存盘。
（2）创建工程：执行File|New Project Wizard，选择目标芯片。
（3）编译：执行Processing|Start Compilation命令，进行编译。
（4）引脚锁定：在菜单Assignments中选Assignments Editor按钮，先单击右上方的Pin，再双击下方最左栏的“New”选项，弹出信号名栏，锁定所有引脚，进行编译，存盘。
选择编程模式1，键2、键1输入8位加数，键4、键3输入8位被加数，键8输入进位cin，数码管6/5显示和，D8显示进位cout。
5. 编程下载及验证：执行Tool|Programmer命令，选择program/config；执行start，进行验证，记录结果。
4位全加器的参考源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4b ISPORT(cin:IN STD_LOGIC;a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0);s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout:OUT STD_LOGIC);END ENTITY adder4b;ARCHITECTURE art OF adder4b ISSIGNAL sint,aa,bb:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINaa<='0'&a;bb<='0'&b;sint<=aa+bb+cin;s<=sint(3 downto 0);cout<=sint(4);END art;触发器功能的模拟实现三、实验内容：基本RS触发器、同步RS触发器、集成JK触发器和D触发器同时集成在一个芯片上，实现的原理图如下：输入信号Sd、Rd对应的管脚接按键开关，CLK1、CLK2接时钟源（频率<5Hz）；J，K，D，R，S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED灯。
EDA综合实验——八位全加器
一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
3、设计代码（或原理图）、仿真波形及分析
在Quartus II集成环境下，选择“Bock Diagram/Schematic File”，进入Quartus II图形编辑方式。双击编辑窗口，在元件选择窗口的符号库“Library”栏中，选择”Primitives”文件夹中的”Logic”后，调出元件。根据8位加法器设计的原理图，将2个4位加法器74283及输入、输出元件符号调入，完成电路内部的连接及输入、输出元件的连接，并将相应的输入、输出元件符号名分别更改为A[7..0]、B[7..0]、SUM[7...0]和OUT2。再将当前设计设定为工程，目标芯片类型为ACEX1K；型号为EP1K30TC144-3。编译设计文件，选择“Start Compilation”对文件进行编译。然后进行逻辑仿真设计，先建立波形文件，然后输入信号节点，设置波形参量，编辑输入信号，保存文件。
时序仿真图
功能仿真图
由图片可以看出，当8位全加器的输入端口A输入为60时，B端口输入为160时，输出SUM为220，进位OUT2为0；当输入端口A输入为60时，B输入为200时，SUM为4，进位OUT2为1.当8位全加器的输入端口A输入为80时，B端口输入为200时，输出SUM为24，进位OUT2为1；当输入端口A输入为80时，B输入为160时，SUM为240，进位OUT2为0.证明设计是正确的。
学生实验报告
系别
电子信息学院
课程名称
《EDA综合实验》
班级
实验名称
8位全加器的设计
姓名
实验时王红航
用原理图方法设计8位全加器
实验报告一一、实验目的熟悉利用QuartusII的原理图输入方法设计简单电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。
二、实验内容1.根据工作原理，完成1位半加器和全加器的设计；2.建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真。
三、实验环境计算机、QuartusII软件四、实验步骤1.根据半加器工作原理，建立电路并仿真，并将元件打包。
(1)电路（2）仿真：仿真结果分析：S为和信号，当A=1，B=0或A=0，B=1时，和信号S为1，否则为0.当A=B=1时，产生进位信号，及CO=1。
（3）打包后的文件：2.利用半加器构成一位全加器，并打包。
（1）电路（2）仿真仿真结果分析：CI为来自低位的进位，S=A xor B xor CI,即：当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’，则S=1，否则S=0；当A,B,CI有两位或者三位同为高电平‘1’时，产生进位信号CO=‘1’。
（3）打包后的文件3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。
（1）电路（2）仿真仿真结果分析：八位全加器，和S分别与A，B 对应。
当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。
五、实验结果与讨论实验的仿真结果与预计的结果一致，所以所设计的电路是正确的。
不足的地方有：1、对软件还不够熟悉，所以操作的有点慢；2、设计电路时，由于数字电路的知识有些开始淡忘了，所以应当及时去补缺补弱。
六、总结思考题：为了提高加法器工作速度，如何改进以设计的进位方式？答：采用超前进位。
串行加法器的第i位进位是由0~（i-1）决定的，而超前进位是事先得出每一位全加器的进位输出信号，而无需再从低位开始向高位逐位传递进位信号了，这就有效地提高了工作速度了。
八位全加器
EDA技术课程大作业设计题目：八位全加器设计院系：电子信息与电器工程学院学生姓名：学号：200902070002班级：09电信专升本2010 年12 月8 日八位全加器设计1.设计背景和设计方案1.1设计背景近年来，由于EDA技术迅猛发展，已成为电子领域的一项重要技术。
设计方法也多种多样。
本文用EDA技术作为开发手段，用图形输入设计方法，实现一个八位加法器的设计，并进行了系统仿真。
八位加法器的构成有两种方法：并行进位和串行进位方式。
并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将低位加法器的进位输出与相邻的高位加法器的进位输入信号相连，将全加器级联构成多位加法器。
并行进位加法器通常比串行级联占用更多的资源。
随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。
因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
1.2设计方案本实验采用串行级联的方式构成八位加法器。
该八位加法器由八个一位全加器构成，加法器间的进位由串行方式实现，即将低位加法器的进位输出与相邻的高位加法器的最低进位输入信号相连。
原理图编辑如下：图一八位全加器设计原理图2. 方案实施2.1 半加器设计采用图形输入设计方法，实现半加器的设计。
在D盘上建立本实验文件夹，取名为adder8。
打开Quartus II,进入原理图输入编辑窗口。
分别调入and2,not,xnor和输入输出引脚input和output,并按照下图连接好电路。
然后分别修改input和output的引脚名为a、b、co和so。
把该文件名改为h_adder,并保存在adder8文件夹中。
保存后，把该文件转换为元件符号存盘。
图二半加器设计原理图2.2（宋体四号，加粗）一位全加器设计（宋体小四，1.5倍行距）重新打开一个原理图编辑窗口，调入h_adder、or2、input和output，连接好一位全加器电路图。
修改input和output的引脚名，并把文件名修改为f_adder后存盘。
分别使用原理图和VHDL语言输入方法设计8位全加器
分别使用原理图和VHDL语言输入方法设计8位全加器大庆石油学院课程设计2006年9 月12 日大庆石油学院课程设计任务书课程硬件课程设计题目分别使用原理图和VHDL语言输入方法设计8位全加器专业计算机科学与技术姓名孟庆军学号040702140408主要内容、基本要求、主要参考资料等一、主要内容：利用EDA-V型实验系统、微机和Maxplus-II软件系统，分别使用原理图和VHDL语言输入方法设计8位全加器。
要求利用层次设计方法，首先设计1位半加器，仿真和测试成功后把它保存到元件库中去；之后以1位半加器为底层元件设计1位全加器，仿真和测试成功后把它也保存到元件库中去；最后以1位全加器为基本元件，设计8位全加器的顶层文件，进行仿真和测试。
二、基本要求：1、熟练掌握EDA软硬件系统的使用方法。
2、设计出8位全加器，精通原理图输入方法，初步学会使用VHDL语言输入方法。
3、学会功能仿真和时序仿真。
大庆石油学院硬件课程设计4、按照规范写出论文，要求字数在4000字以上，并进行答辩。
论文内容包括概述（学习、调研、分析、设计的内容摘要）、EDA技术的现状和发展趋势、对EDA_V型实验系统和MaxplusII软件的掌握程度、8位全加器设计过程（包括原理图或程序设计、编译、仿真分析、硬件测试的全过程），论文中含有原理图、程序、仿真波形图及其分析报告。
三、主要参考资料：[1] 潘松.EDA技术实用教程[M].北京：科学出版社,2003.11-13.[2] 杨恒.FPGA/CPLD最新实用技术指南[M].北京：清华大学出版社, 2005.20-22.[3] EDA先锋工作室.Altera FPGA/CPLD设计(基础篇)[M].北京：人民邮电出版社2005.32-33.[4] 求是科技.CPLD/FPGA应用开发技术与工程实践[M].北京：人民邮电出版社2005. 55-58.[5] 潘松.SOPC技术实用教程[M] .清华大学出版社.2005.1-15.完成期限第28周指导教师专业负责人年月日大庆石油学院课程设计成绩评价表指导教师：年月日摘要本文介绍了利用EDA-V硬件系统和微机上的MaxPlus-I I等软件系统，分别使用原理图和VHDL语言输入方法设计8位全加器。
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实验报告一
一、实验目的
熟悉利用QuartusII的原理图输入方法设计简单电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。
二、实验内容
1.根据工作原理，完成1位半加器和全加器的设计；
2.建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成
编译、综合、适配、仿真。
三、实验环境
计算机、QuartusII软件
四、实验步骤
1.根据半加器工作原理，建立电路并仿真，并将元件打包。
(1)电路
（2）仿真：
仿真结果分析：S为和信号，当A=1，B=0或A=0，B=1时，和信号S为1，否则为0.当A=B=1时，产生进位信号，及CO=1。
（3）打包后的文件：
2.利用半加器构成一位全加器，并打包。
（1）电路
（2）仿真
仿真结果分析：CI为来自低位的进位，S=A xor B xor CI,即：当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’，则S=1，否则S=0；当A,B,CI有两位或者三位同为高电平‘1’时，产生进位信号CO=‘1’。
（3）打包后的文件
3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。
（1）电路
（2）仿真
仿真结果分析：八位全加器，和S分别与A，B 对应。
当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。
五、实验结果与讨论
实验的仿真结果与预计的结果一致，所以所设计的电路是正确的。
不足的地方有：
1、对软件还不够熟悉，所以操作的有点慢；
2、设计电路时，由于数字电路的知识有些开始淡忘了，所以应当及时去补
缺补弱。
六、总结
思考题：为了提高加法器工作速度，如何改进以设计的进位方式？
答：采用超前进位。
串行加法器的第i位进位是由0~（i-1）决定的，而超前进位是事先得出每一位全加器的进位输出信号，而无需再从低位开始向高位逐位传递进位信号了，这就有效地提高了工作速度了。