数字电路计数器ppt课件
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计数器(Counter) 数电课件
市场上能买到的集成计数器一般为二进制和8421BCD码十进制计数器，如果需要其他 进制的计数器，可在现有的二进制或十进制集成计数器的基础上，利用其清零端或预置数 端，外加适当的门电路，从而构成按自然态序进行计数的N进制计数器。
2. N进制计数器的构成方法
Ⅰ. 用同步清零端或置数端归零构成N进制计数器
数器。 M通常又叫做计数器的容量，或计数器的计数长度。
3. 分类
Ⅰ. 计数器按计数进制可分为二进制计数器、十进制计数器和N进制计数器； Ⅱ. 按计数的增减趋势可分为加法计数器、减法计数器和可逆计数器；
Ⅲ. 按计数器中各触发器的状态翻转是否与计数脉冲同步分为同步计数器和异步计数器。
二、二进制计数器 1. 二进制同步计数器
CP0 CP
CP1 Q0n CP2 Q1n
CP3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q3n Q1n
Q n 1 2
Q2n
Q n 1 3
Q2nQ1n
D触发器特性方程 ⑥. 驱动方程组
Qn1 D
D0 Q0n；
二进制同步减法计数器的级间连接规律 ①. 驱动方程组
T0 J0 K0 1；
T1 J1 K1 Q0n；
T2 J2 K2 Q1n Q0n；
L
L
Ti
Ji
Ki
Q Q n n i1 i2
L
Q1n Q0n
i 1
Q
n。
j
2. N进制计数器的构成方法
Ⅰ. 用同步清零端或置数端归零构成N进制计数器
数器。 M通常又叫做计数器的容量，或计数器的计数长度。
3. 分类
Ⅰ. 计数器按计数进制可分为二进制计数器、十进制计数器和N进制计数器； Ⅱ. 按计数的增减趋势可分为加法计数器、减法计数器和可逆计数器；
Ⅲ. 按计数器中各触发器的状态翻转是否与计数脉冲同步分为同步计数器和异步计数器。
二、二进制计数器 1. 二进制同步计数器
CP0 CP
CP1 Q0n CP2 Q1n
CP3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q3n Q1n
Q n 1 2
Q2n
Q n 1 3
Q2nQ1n
D触发器特性方程 ⑥. 驱动方程组
Qn1 D
D0 Q0n；
二进制同步减法计数器的级间连接规律 ①. 驱动方程组
T0 J0 K0 1；
T1 J1 K1 Q0n；
T2 J2 K2 Q1n Q0n；
L
L
Ti
Ji
Ki
Q Q n n i1 i2
L
Q1n Q0n
i 1
Q
n。
j
数电实验之计数器
计数器一实验目的1、掌握中规模集成计数器的逻辑功能及使用方法。
2、学习运用集成电路芯片计数器构成N位十进制计数器的方法。
二实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。
根据计数的增减趋势分，又分为加法、减法和可逆计数器。
另外，还有可预置数和可编程功能的计数器等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。
如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。
例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。
74192功能见表表19.1*表中符号和引脚符号的对应关系：CR = CLR—清零端；LD= LOAD—置数端（装载端）CP U = UP—加计数脉冲输入端CP D = DOWN—减计数脉冲输入端CO——非同步进位输出端（低电平有效）BO——非同步借位输出端（低电平有效）D3 D2 D1 D0 = D C B A—计数器数据输入端Q D Q C Q B Q A—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。
如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。
计数器与定时器教学课件PPT
CLK 1 GATE 1 OUT 1
CLK 2 GATE 2 OUT 2
引脚
D7~D0：8位、双向、三态数据线，直接和系统 数据总线相连。读/写16位数据则分两次进行。
CS：片选信号，低电平有效。 RD，WR：读信号，写信号，低电平时有效。 A1，A0：8253端口选择线。00~10分别选择计
《微机原理与接口》教学课件
方式5 硬件触发选通信号
-WR
写入 写入 方式5 4
写入 3
CLK
GATE
OUT
4321 0
3 2 13 2 10
▪ GATE：触发作用
触发
重触发：装计数值
《微机原理与接口》教学课件
6、方式5： 硬件触发选通信号
在这种方式下，设置了控制字后，输出为 高。在设置了计数值后，计数器并不立即 开始计数，而是由门控脉冲的上升沿触发 启动。当计数到0时，输出变低，经过一 个CLK脉冲，输出恢复为高，停止计数。 要等到下次门控脉冲的触发才能再计数
OUT端随着工作方式的不同和当前计数状态的 不同，一定有电平输出变化，而且输出变化均 发生在CLK的下降沿。OUT的输出波形在写控 制字之前为未定态，在写了控制字之后到计数 之前为计数初态，再之后有计数态、暂停态、 结束态等。
对于给定的工作方式，门控信号GATE的触发条 件是有具体规定的，或电平触发，或边沿触发， 或两者均可
《微机原理与接口》教学课件
各种工作方式的输出波形
方式 0 方式 1 方式 2 方式 3 方式 4 方式 5
0
N0
N
1 0/N
N0 10
N N/2 0/N N/2 0
N N 01
01 N 01
《微机原理与接口》教学课件
CLK 2 GATE 2 OUT 2
引脚
D7~D0：8位、双向、三态数据线，直接和系统 数据总线相连。读/写16位数据则分两次进行。
CS：片选信号，低电平有效。 RD，WR：读信号，写信号，低电平时有效。 A1，A0：8253端口选择线。00~10分别选择计
《微机原理与接口》教学课件
方式5 硬件触发选通信号
-WR
写入 写入 方式5 4
写入 3
CLK
GATE
OUT
4321 0
3 2 13 2 10
▪ GATE：触发作用
触发
重触发：装计数值
《微机原理与接口》教学课件
6、方式5： 硬件触发选通信号
在这种方式下，设置了控制字后，输出为 高。在设置了计数值后，计数器并不立即 开始计数，而是由门控脉冲的上升沿触发 启动。当计数到0时，输出变低，经过一 个CLK脉冲，输出恢复为高，停止计数。 要等到下次门控脉冲的触发才能再计数
OUT端随着工作方式的不同和当前计数状态的 不同，一定有电平输出变化，而且输出变化均 发生在CLK的下降沿。OUT的输出波形在写控 制字之前为未定态，在写了控制字之后到计数 之前为计数初态，再之后有计数态、暂停态、 结束态等。
对于给定的工作方式，门控信号GATE的触发条 件是有具体规定的，或电平触发，或边沿触发， 或两者均可
《微机原理与接口》教学课件
各种工作方式的输出波形
方式 0 方式 1 方式 2 方式 3 方式 4 方式 5
0
N0
N
1 0/N
N0 10
N N/2 0/N N/2 0
N N 01
01 N 01
《微机原理与接口》教学课件
数字电路与逻辑设计 第6章计数器11
74190: 4位十进制同步加/减计数器。 74191: 4位二进制同步加/减计数器。
1.
Q0 QA IJA &
集成同步计数器74161
Q1 Q2 Q3 CO QB R IKA & ≥1 IJB & ≥1 & & & & R IKB & QC IJC & ≥1 & & R IKC & QD IJD & ≥1 & R IKD & &
∧
CR LD D3 D2 D1 D 0 1
CR LD D3 D2 D1 D 0 1
∧
CTT CTP CP
1 计数脉冲
由前面例题分析中可以发现，用反馈置零法设计 计数器存在一个普遍规律：
例3：用74161计数器实现模12计数。 Q3Q 2 CR
1 CP
CTP D3D2D1D0 CO CTT
1 CP
例2:分析图示电路的功能
1
CTP CTT D3 D2 D1 D0 CO
74161
Q3 Q2 Q1 Q0
LD
CP
CR
&
2、采用清零法设计任意模值计数器设计步骤
☆
确定有效状态
☆ 找出反馈清零状态 产生反馈清零信号 ☆ 画出计数器的逻辑电路
反馈清0法的基本思想是： 计数器从全0状态S0开始计数，计满 M个状态产生清0信号，使计数器恢复 到初态S0,然后再重复前面过程。
&
&
&
&
1
1
1
&
LD
D0
CR
D1
CP
D2
数字电路基础课件ppt
详细描述
首先，需要明确数字逻辑功能，并选择合适的硬件描述语言（如VHDL或Verilog）编写程序。然后，使用EDA工具进行综合和布局布线，生成可编程的配置文件。最后，将配置文件下载到FPGA或CPLD中实现设计的逻辑功能。
05
数字电路的测试与调试
输入输出测试
时序测试
负载测试
仿真测试
01
02
03
04
检查电路的输入和输出是否符合设计要求，验证电路的功能是否正常。
测试电路中各个逻辑门之间的信号传输是否符合时序要求，确保电路的时序逻辑正确。
测试电路在不同负载条件下的性能表现，验证电路的稳定性和可靠性。
利用仿真软件模拟电路的工作过程，发现潜在的设计缺陷和错误。
将电路划分为若干个部分，分别进行调试，逐步排查问题所在。
总结词
应用领域与趋势
详细描述
数字电路广泛应用于计算机、通信、控制等领域。随着技术的发展，数字电路的设计和制造工艺不断进步，集成电路的规模越来越大，数字电路的应用前景十分广阔。
总结词：差异比较
详细描述：数字电路和模拟电路在处理信号的方式、电路结构和功能等方面存在显著差异。模拟电路处理的是连续变化的信号，而数字电路处理的是离散的二进制信号。此外，数字电路具有更高的抗干扰能力和稳定性。
数字电路设计基础
总结词
详细描述
总结词ቤተ መጻሕፍቲ ባይዱ
详细描述
组合逻辑电路是数字电路中最基本的电路，其设计主要基于逻辑代数和真值表。
组合逻辑电路由逻辑门电路组成，其输出仅取决于当前输入，不涉及任何记忆元件。常见的组合逻辑电路有加法器、比较器、编码器、译码器等。
组合逻辑电路的设计步骤包括定义逻辑问题、列出真值表、化简表达式、选择合适的门电路实现等。
数电-时序逻辑电路 计数器
?用触发器构成
——依照一般同步时序电路的设计步骤
例题
用D触发器设计同步十进制加法计数器 用JK触发器设计同步六进制减法计数器
（1）异步二-十进制计数器 74HC/HCT390
FF0 二进制计数器 CP0输入，Q0输出
FF1——FF3
异步五进制计 数器（P277）
CP1输入，Q3、Q2、Q1输出
CP1 1
1000~1111 8进制
异步计数器
方法二 整体反馈清0法实现72进制加法计数器
1 CP
××××
CR D0 D1 D2 D3
CET
CEP 74161(0) TC CP Q0 Q1 Q2 Q3 PE 1
××××
CR D0 D1 D2 D3
CET
CEP 74161(1) TC
CP Q0 Q1 Q2 Q3 PE 1
TC
CEP
74161
PE
>CP Q0 Q1 Q2 Q3
CR: 异步清零端
CP:
有效
PE: 同步并行置数使能端
D0 - D3 ：预置数据输入端 CET、CEP: 计数使能端
TC:进位输出端，用于级连（TC = CET·Q3·Q2·Q1·Q0）
74161逻辑功能表
输入
输出
清预 零置
使能
时 钟
预置数据输入
连接方式1 Q2 Q1 Q0 000 001 010 011 100 101 110 111 000 001
（5421码）
连接方式2 Q0 Q3 Q2 Q1 0 000 0 001 0 010 0 011 0 100 1 000 1 001 1 010 1 011 1 100
二-五-十进制加法计数器
——依照一般同步时序电路的设计步骤
例题
用D触发器设计同步十进制加法计数器 用JK触发器设计同步六进制减法计数器
（1）异步二-十进制计数器 74HC/HCT390
FF0 二进制计数器 CP0输入，Q0输出
FF1——FF3
异步五进制计 数器（P277）
CP1输入，Q3、Q2、Q1输出
CP1 1
1000~1111 8进制
异步计数器
方法二 整体反馈清0法实现72进制加法计数器
1 CP
××××
CR D0 D1 D2 D3
CET
CEP 74161(0) TC CP Q0 Q1 Q2 Q3 PE 1
××××
CR D0 D1 D2 D3
CET
CEP 74161(1) TC
CP Q0 Q1 Q2 Q3 PE 1
TC
CEP
74161
PE
>CP Q0 Q1 Q2 Q3
CR: 异步清零端
CP:
有效
PE: 同步并行置数使能端
D0 - D3 ：预置数据输入端 CET、CEP: 计数使能端
TC:进位输出端，用于级连（TC = CET·Q3·Q2·Q1·Q0）
74161逻辑功能表
输入
输出
清预 零置
使能
时 钟
预置数据输入
连接方式1 Q2 Q1 Q0 000 001 010 011 100 101 110 111 000 001
（5421码）
连接方式2 Q0 Q3 Q2 Q1 0 000 0 001 0 010 0 011 0 100 1 000 1 001 1 010 1 011 1 100
二-五-十进制加法计数器
数字电路ppt课件
数字电路PPT课件
目录
• 数字电路概述 • 数字电路基础知识 • 数字电路设计 • 数字电路的测试与验证 • 数字电路的优化与改进 • 数字电路的未来发展
01
数字电路概述
定义与特点
定义
数字电路是处理离散的二进制信 号的电路，这些信号通常表示为 高电平（逻辑1）和低电平（逻辑 0）。
特点
数字电路具有高可靠性、高稳定 性、易于大规模集成等优点，广 泛应用于计算机、通信、控制等 领域。
光数字电路的发展需要解决光子器件 的集成度和可靠性问题，以及光信号 的稳定性和可控制性问题。
光数字电路利用光波导、光调制器和 光探测器等光子器件实现信号的传输 和处理，可应用于高速通信、并行计 算等领域。
THANKS
感谢观看
确保其正常工作。
故障诊断
故障定位
通过测试和分析，确定故障发生的位置和原 因。
故障排除
针对故障模式，采取相应的措施排除故障， 恢复数字电路的正常工作。
故障模式识别
根据故障的表现形式，识别出故障的模式。
故障预防
通过分析和总结，预防类似故障的再次发生 。
可靠性分析
可靠性评估
对数字电路的可靠性进行评估，包括 平均无故障时间、失效率等指标。
02
数字电路基础知识
逻辑门电路
与门
实现逻辑与运算，当输入都为 高电平时，输出为高电平。
或门
实现逻辑或运算，当输入中至 少有一个为高电平时，输出为 高电平。
非门
实现逻辑非运算，当输入为高 电平时，输出为低电平；当输 入为低电平时，输出为高电平 。
异或门
当两个输入不同时，输出为高 电平；当两个输入相同时，输
可重构电路设计
目录
• 数字电路概述 • 数字电路基础知识 • 数字电路设计 • 数字电路的测试与验证 • 数字电路的优化与改进 • 数字电路的未来发展
01
数字电路概述
定义与特点
定义
数字电路是处理离散的二进制信 号的电路，这些信号通常表示为 高电平（逻辑1）和低电平（逻辑 0）。
特点
数字电路具有高可靠性、高稳定 性、易于大规模集成等优点，广 泛应用于计算机、通信、控制等 领域。
光数字电路的发展需要解决光子器件 的集成度和可靠性问题，以及光信号 的稳定性和可控制性问题。
光数字电路利用光波导、光调制器和 光探测器等光子器件实现信号的传输 和处理，可应用于高速通信、并行计 算等领域。
THANKS
感谢观看
确保其正常工作。
故障诊断
故障定位
通过测试和分析，确定故障发生的位置和原 因。
故障排除
针对故障模式，采取相应的措施排除故障， 恢复数字电路的正常工作。
故障模式识别
根据故障的表现形式，识别出故障的模式。
故障预防
通过分析和总结，预防类似故障的再次发生 。
可靠性分析
可靠性评估
对数字电路的可靠性进行评估，包括 平均无故障时间、失效率等指标。
02
数字电路基础知识
逻辑门电路
与门
实现逻辑与运算，当输入都为 高电平时，输出为高电平。
或门
实现逻辑或运算，当输入中至 少有一个为高电平时，输出为 高电平。
非门
实现逻辑非运算，当输入为高 电平时，输出为低电平；当输 入为低电平时，输出为高电平 。
异或门
当两个输入不同时，输出为高 电平；当两个输入相同时，输
可重构电路设计
计数器
①．同步清零n#最后一个状态为。 ②．异步清零n#最后一个状态为n，即过渡状态。 ③．集成同步二进制的位扩展：
第五章 时序逻辑电路
一位四位的同步二进制计数器有24个状态，二个
四位同步二进制可构成八位二进制计数器，级联方 式为：
当低位Q为1111时，在下一个时钟作用下，Q回
到0000并产生进位C0
C0=Q3Q2Q1Q0 可构成 28=256 个状态。
CP X CP X CP CP X CP X CP
第五章 时序逻辑电路
用同步清零设计32#：
Cr Q0Q3Q2Q1Q0
用异步清零设计32# ： Cr Q1
三、非二进制计数器：
（一） BCD异步十进制计数器：
第五章 时序逻辑电路
分析：
第五章 时序逻辑电路
异步5#计数器
第五章 时序逻辑电路
10#计数器（无规则计数）
第五章 时序逻辑电路
第五章 时序逻辑电路
异步清零
异步置9
第五章 时序逻辑电路
90的应用：
1．用90构成8421码六进 制计数器 方法： 令 R0(1) = QB ， R0(2) = QC
0110→0000
第五章 时序逻辑电路
2．用90计数器构成36进制8421码计数器
用两片74LS 90构成 36 进制8421码计数器，个 位片的 QD可以给十位片提供计数脉冲信号，当出现 (0011 0110—36)状态时，个位十位同时清零。
异步计数器的特点： 优点:结构简单； 缺点：①工作频 率较低; ②存在竞 争冒险。
第五章 时序逻辑电路
(三)8421码同步十进制计数器 74LS160同步置数
（四）集成同步十进制可逆计数器 74LS168
第五章 时序逻辑电路
一位四位的同步二进制计数器有24个状态，二个
四位同步二进制可构成八位二进制计数器，级联方 式为：
当低位Q为1111时，在下一个时钟作用下，Q回
到0000并产生进位C0
C0=Q3Q2Q1Q0 可构成 28=256 个状态。
CP X CP X CP CP X CP X CP
第五章 时序逻辑电路
用同步清零设计32#：
Cr Q0Q3Q2Q1Q0
用异步清零设计32# ： Cr Q1
三、非二进制计数器：
（一） BCD异步十进制计数器：
第五章 时序逻辑电路
分析：
第五章 时序逻辑电路
异步5#计数器
第五章 时序逻辑电路
10#计数器（无规则计数）
第五章 时序逻辑电路
第五章 时序逻辑电路
异步清零
异步置9
第五章 时序逻辑电路
90的应用：
1．用90构成8421码六进 制计数器 方法： 令 R0(1) = QB ， R0(2) = QC
0110→0000
第五章 时序逻辑电路
2．用90计数器构成36进制8421码计数器
用两片74LS 90构成 36 进制8421码计数器，个 位片的 QD可以给十位片提供计数脉冲信号，当出现 (0011 0110—36)状态时，个位十位同时清零。
异步计数器的特点： 优点:结构简单； 缺点：①工作频 率较低; ②存在竞 争冒险。
第五章 时序逻辑电路
(三)8421码同步十进制计数器 74LS160同步置数
（四）集成同步十进制可逆计数器 74LS168
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自考 P191 9(2)(3),10 .
__
D0
Q
n 0
__
D1 Q1n
__
D2
Q
n 2
T / 触发器
.
Q2 DQ F2
状态方程 （时钟方程）
__
Q0n1 D0 Q0n
(CP0 CP)
__
Q1n1 D1 Q1n
(CP1 Q0 )
__
Q2n1 D2 Q2n
(CP2 Q1)
状态转换真值表
CP Q 2 Q 1 Q 0
00 0
CP
F0
K
JQ F1
K
JQ F2
K
驱动方程
J0 1 J1 1 J2 1
K0 1 K1 1 K2 1
.
状态方程 （时钟方程）
__ __
(Q n1 J Q n K Q n )
__
Q n1 0
Q
n 0
__
Q n1 1
Q
n 1
__
Q n1 2
Q
n 2
(CP 0 CP ) ( CP 1 Q 0 ) ( CP 2 Q 1 )
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
.7 1 1 1 8 0 0 0
状态转换图 时序图
Q2Q1Q0
000001010011
111110101100
CP
Q0
二分频器 fcp/2
Q1
四分频器 fcp/4
Q2
八分频器 fcp/8
特点：用T’触发器构成，时钟下降沿触发最低位， 低位下降沿触发高位。
.
3.异步可逆计数器 维阻D触发器构成的异步二进制可逆计数器
当X=1时，是加法计数器 当X=0时，是减法计数器
Q0
DQ CP
F0
Q1 DQ F1
Q2 DQ F2
X
.
作业：
P313 11(复习、不交) P316 21
用边沿JK触发器设计一个异步三位二进 制计数器，X=0时加法计数，X=1时减法 计数。
Q2
八分频器 f/8
特点：用T’触发器构成，时钟上升沿触发最低位， 低位上升沿触发高位。
.
边沿JK触发器构成的异步二进制减法计数器
Q0
Q1
Q2
JQ F0
K
JQ F1
K
JQ F2
K
CP
Q0
二分频器 f/2
Q1
四分频器 f/4
Q2
八分频器 f/8
特点：用T’触发器构成，时钟下降沿触发最低位， 低位上升沿触发高位。
§7.4计数器
一、计数器的功能和分类
二进制计数器(没有无效态)M2n
非二进制计数器(有无效态)M2n
加法计数器
计数器
减法计数器
可逆计数器
可控计数器 不可逆计数器
同步计数器
异步计数. 器
二、二进制计数器
1.异步二进制加法计数器 边沿D触发器构成的异步二进制加法计数器
Q0
Q1
DQ CP
DQ
F0
F1
驱动方程
.
维阻D触发器构成的异步二进制加法计数器
Q0
Q1
Q2
DQ
DQ
DQ
CP
F0
F1
F2
CP
Q0
二分频器 f/2
Q1
四分频器 f/4
Q2
八分频器 f/8
特点：用T’触发器构成，时钟上升沿触发最低位， 低位下降沿触发高位。
.
2.异步二进制减法计数器 维阻JK触发器构成的异步二进制减法计数器
Q0
Q1
Q2
JQ
状态转换真值表
.
CP Q 2 Q 1 Q 0 000
1 1 1 1 2 1 1 0 3 1 0 1 4 1 0 0 5 0 1 1 6 0 1 0 7 0 0 1 8 0 0 0
状态转换图 时序图
Q2Q1Q0
0001111CP
Q0
二分频器 f/2
Q1
四分频器 f/4
__
D0
Q
n 0
__
D1 Q1n
__
D2
Q
n 2
T / 触发器
.
Q2 DQ F2
状态方程 （时钟方程）
__
Q0n1 D0 Q0n
(CP0 CP)
__
Q1n1 D1 Q1n
(CP1 Q0 )
__
Q2n1 D2 Q2n
(CP2 Q1)
状态转换真值表
CP Q 2 Q 1 Q 0
00 0
CP
F0
K
JQ F1
K
JQ F2
K
驱动方程
J0 1 J1 1 J2 1
K0 1 K1 1 K2 1
.
状态方程 （时钟方程）
__ __
(Q n1 J Q n K Q n )
__
Q n1 0
Q
n 0
__
Q n1 1
Q
n 1
__
Q n1 2
Q
n 2
(CP 0 CP ) ( CP 1 Q 0 ) ( CP 2 Q 1 )
1 0 0 1
2 0 1 0
3 0 1 1
4 1 0 0
5 1 0 1
6 1 1 0
.7 1 1 1 8 0 0 0
状态转换图 时序图
Q2Q1Q0
000001010011
111110101100
CP
Q0
二分频器 fcp/2
Q1
四分频器 fcp/4
Q2
八分频器 fcp/8
特点：用T’触发器构成，时钟下降沿触发最低位， 低位下降沿触发高位。
.
3.异步可逆计数器 维阻D触发器构成的异步二进制可逆计数器
当X=1时，是加法计数器 当X=0时，是减法计数器
Q0
DQ CP
F0
Q1 DQ F1
Q2 DQ F2
X
.
作业：
P313 11(复习、不交) P316 21
用边沿JK触发器设计一个异步三位二进 制计数器，X=0时加法计数，X=1时减法 计数。
Q2
八分频器 f/8
特点：用T’触发器构成，时钟上升沿触发最低位， 低位上升沿触发高位。
.
边沿JK触发器构成的异步二进制减法计数器
Q0
Q1
Q2
JQ F0
K
JQ F1
K
JQ F2
K
CP
Q0
二分频器 f/2
Q1
四分频器 f/4
Q2
八分频器 f/8
特点：用T’触发器构成，时钟下降沿触发最低位， 低位上升沿触发高位。
§7.4计数器
一、计数器的功能和分类
二进制计数器(没有无效态)M2n
非二进制计数器(有无效态)M2n
加法计数器
计数器
减法计数器
可逆计数器
可控计数器 不可逆计数器
同步计数器
异步计数. 器
二、二进制计数器
1.异步二进制加法计数器 边沿D触发器构成的异步二进制加法计数器
Q0
Q1
DQ CP
DQ
F0
F1
驱动方程
.
维阻D触发器构成的异步二进制加法计数器
Q0
Q1
Q2
DQ
DQ
DQ
CP
F0
F1
F2
CP
Q0
二分频器 f/2
Q1
四分频器 f/4
Q2
八分频器 f/8
特点：用T’触发器构成，时钟上升沿触发最低位， 低位下降沿触发高位。
.
2.异步二进制减法计数器 维阻JK触发器构成的异步二进制减法计数器
Q0
Q1
Q2
JQ
状态转换真值表
.
CP Q 2 Q 1 Q 0 000
1 1 1 1 2 1 1 0 3 1 0 1 4 1 0 0 5 0 1 1 6 0 1 0 7 0 0 1 8 0 0 0
状态转换图 时序图
Q2Q1Q0
0001111CP
Q0
二分频器 f/2
Q1
四分频器 f/4