数字电路触发器原理
数字电路实验报告触发器
一、实验目的1. 理解触发器的概念、原理和功能。
2. 掌握触发器的分类、结构和逻辑功能。
3. 通过实验，验证触发器的逻辑功能，加深对触发器原理的理解。
二、实验原理触发器是一种具有记忆功能的电路，可以存储1个二进制位的信息。
它有两个稳定的状态：SET（置位）和RESET（复位）。
触发器的基本结构是RS触发器，由两个与非门组成，其逻辑功能可用真值表表示。
触发器按触发方式可分为同步触发器和异步触发器；按逻辑功能可分为RS触发器、D触发器、JK触发器和T触发器等。
三、实验仪器与材料1. 74LS74双D触发器芯片2. 74LS02四2输入与非门芯片3. 74LS00四2输入或非门芯片4. 74LS20四2输入或门芯片5. 74LS32四2输入与门芯片6. 74LS86四2输入异或门芯片7. 74LS125八缓冲器芯片8. 74LS126八缓冲器芯片9. 电源10. 示波器11. 信号发生器12. 逻辑笔四、实验内容1. RS触发器实验（1）搭建RS触发器电路：将74LS74芯片的Q1端与Q2端连接，Q1端接与非门74LS02的输入端，Q2端接与非门74LS02的输入端。
将74LS02的输出端分别连接到74LS20的输入端和74LS32的输入端。
（2）观察RS触发器逻辑功能：通过逻辑笔观察Q1端和Q2端的输出状态，记录下不同输入端S和R的值。
（3）分析RS触发器逻辑功能：根据真值表分析RS触发器的逻辑功能，得出结论。
2. D触发器实验（1）搭建D触发器电路：将74LS74芯片的Q1端接与非门74LS02的输入端，Q2端接与非门74LS02的输入端。
将74LS02的输出端分别连接到74LS20的输入端和74LS32的输入端。
（2）观察D触发器逻辑功能：通过逻辑笔观察Q1端和Q2端的输出状态，记录下不同输入端D的值。
（3）分析D触发器逻辑功能：根据真值表分析D触发器的逻辑功能，得出结论。
3. JK触发器实验（1）搭建JK触发器电路：将74LS74芯片的Q1端接与非门74LS02的输入端，Q2端接与非门74LS02的输入端。
d触发器的工作原理
d触发器的工作原理触发器的工作原理。
触发器是数字电路中的重要组成部分，它能够在特定条件下改变其输出状态，常用于时序逻辑电路和数字信号处理系统中。
触发器的工作原理涉及到存储元件、时钟信号和触发条件等方面，下面将详细介绍触发器的工作原理。
首先，触发器是一种存储元件，它能够存储一个比特的信息，并在时钟信号的控制下改变输出状态。
常见的触发器有RS触发器、D触发器、JK触发器和T触发器等。
这些触发器在工作原理上略有不同，但都具有存储功能和时钟控制功能。
其次，时钟信号是触发器工作的重要条件。
时钟信号可以看作是一个定时器，它规定了触发器何时进行状态改变。
在时钟信号的作用下，触发器可以按照特定的时间序列进行工作，实现时序逻辑电路的功能。
触发条件是触发器工作的另一个重要方面。
不同类型的触发器有不同的触发条件，比如D触发器在时钟上升沿触发，而JK触发器在时钟上升沿或下降沿触发。
触发条件的设定能够确保触发器在正确的时机改变状态，从而实现数字电路的正确功能。
总的来说，触发器的工作原理涉及存储元件、时钟信号和触发条件这几个方面。
通过合理的设计和配置，触发器能够在数字电路中发挥重要作用，实现数据的存储和处理。
在实际应用中，需要根据具体的需求选择合适的触发器类型，并合理设置时钟信号和触发条件，以确保数字电路的正确运行。
触发器作为数字电路中的重要组成部分，其工作原理的理解对于数字电路的设计和应用至关重要。
只有深入理解触发器的工作原理，才能更好地应用触发器，设计出稳定可靠的数字电路系统。
希望本文对触发器的工作原理有所帮助，能够为读者在数字电路领域的学习和应用提供一些参考。
D触发器工作原理
D触发器工作原理标题：D触发器工作原理引言概述：D触发器是数字电路中常用的触发器之一，它具有特定的工作原理，能够在时钟信号的作用下实现数据存储和传输。
本文将详细介绍D触发器的工作原理，帮助读者更好地理解数字电路中的基本组件。
一、D触发器的基本结构1.1 D触发器的输入端：D触发器有一个数据输入端D，用于接收输入数据。
1.2 时钟信号输入端：D触发器还有一个时钟信号输入端，用于控制数据传输的时机。
1.3 输出端：D触发器有一个输出端Q，用于输出存储的数据。
二、D触发器的工作原理2.1 数据传输阶段：当时钟信号为高电平时，D触发器将输入端的数据传输到输出端。
2.2 数据保持阶段：当时钟信号为低电平时，D触发器将保持输出端的数据不变。
2.3 稳态保持：D触发器在时钟信号的作用下可以实现数据的稳态保持，适用于数字电路中的存储器件。
三、D触发器的应用3.1 数据寄存器：D触发器常用于数据寄存器中，实现数据的存储和传输。
3.2 时序逻辑电路：D触发器在时序逻辑电路中扮演重要角色，用于控制数据的流动。
3.3 时序信号处理：D触发器可以用于时序信号的处理，实现数据同步和控制。
四、D触发器与其他触发器的比较4.1 与SR触发器比较：D触发器相比于SR触发器更简单、更稳定，适用于大规模集成电路。
4.2 与JK触发器比较：D触发器与JK触发器相比，更容易设计和实现，适用于数字系统中的时序控制。
4.3 与T触发器比较：D触发器与T触发器相比，更适用于数据存储和传输，具有更广泛的应用领域。
五、总结D触发器作为数字电路中的基本组件，具有独特的工作原理和广泛的应用。
通过本文的介绍，读者可以更好地理解D触发器的工作原理，为数字电路设计和应用提供参考。
希望本文能帮助读者深入了解D触发器，并在实际应用中发挥作用。
数字电路--触发器原理
2、CP＝1时跟随，下降沿到来时才锁存， 锁存的内容是CP下降沿瞬间D的值。
D (b) CP 符号
(二)工作原理：
(a)
将S=D、R=D代入同步SR触发器的特性方程，得D锁存器的特性方程：
Q* S RQ = D+ DQ = D
CP=1期间有效
第五章
• §5.1 概述
• §5.2 SR 锁存器ne NhomakorabeatQ
0
1
Q
S
R
Q 0
1
& &
0
S
1
0
R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都 将变成0状态，这种情况称将锁存器置0或复位。 R端称为置0端或复位端。
ok
Q
1
0
Q
S 1
R 0
Q 0 1
&
&
0
1
S
0
1
R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都 将变成1状态，这种情况称将锁存器置1或置位。
Q* Q
Q* 0
保持 置0 置1
特 性 表
0 0 1 1 1 1
Q* 1
Q* Q
翻转
主要特点
①主从JK触发器采用主从控制结构，从根本上解决了输入信号直 接控制的问题，具有CP＝1期间接收输入信号，CP下降沿到来 时触发翻转的特点。 ②输入信号J、K之间没有约束。 ③存在一次变化问题。
二、触发器的两个基本特点： 1.具有两个稳定状态—0状态和1状态 2.能够接收、保存和输出信号
数字电路触发器
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2
数字电路触发器
时序测试
检查触发器在时钟信号的驱动下是否 能够准时地翻转状态，并确保建立时 间和保持时间满足设计要求。
鲁棒性测试
模拟各种异常情况，如电源电压波动、 时钟信号抖动等，以检验触发器的鲁 棒性和稳定性。
触发器的测试实例
JK触发器测试
通过设置不同的J和K输入信号， 观察触发器的输出状态，验证其 功能正确性。
平时，输出状态保持不变。
T触发器和T'触发器
总结词
T触发器和T'触发器是特殊类型的触发器，具有时钟控制的功能。
详细描述
T触发器和T'触发器只有一个输入端T和一个输出端Q。在时钟信号的上升沿时，T触发器的输出状态会 翻转；在时钟信号的下降沿时，T'触发器的输出状态会翻转。如果T为高电平，则T触发器的输出状态 会一直保持高电平；如果T为低电平，则T'触发器的输出状态会一直保持低电平。
D触发器
总结词
D触发器是一种边沿触发的触发器，只在时钟信号的上升沿或下降沿时触发。
详细描述
D触发器只有一个输入端D和两个输出端Q和Q'。在时钟信号的上升沿或下降沿时，D触发器的输出状态会根据输 入端D的状态而改变。如果D为高电平，则Q为高电平，Q'为低电平；如果D为低电平，则Q为低电平，Q'为高电 平。
02
存储功能
触发器能够存储二进制信息，并 在时钟信号的下一个边缘再次翻来自转。04输入特性
触发器有两个输入端，分别用于 接收数据输入和控制信号。
触发器的参数
01
建立时间
触发器在时钟信号的边缘之前需要 接收数据的时间。
传播延迟
从时钟信号的边缘到触发器输出稳 定状态所需的时间。
03
数字电路(第四章触发器)
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
四大触发器工作原理
四大触发器工作原理触发器是数字电路中常用的一种元件，它用来存储和改变电平信号的状态。
常用的四大触发器包括SR触发器、D触发器、JK触发器和T触发器，它们都有各自的工作原理。
1. SR触发器：SR触发器由两个输入端S和R组成，以及两个输出端Q和Q'。
工作原理如下：- 当S=0、R=0时，触发器维持上一个状态，Q和Q'的输出不变。
- 当S=0、R=1时，Q=0，Q'=1，表示清空（复位）触发器。
- 当S=1、R=0时，Q=1，Q'=0，表示设置（置位）触发器。
- 当S=1、R=1时，触发器的输出将出现未定义状态，Q和Q'的输出不确定。
2. D触发器：D触发器由一个输入端D和一个时钟输入CLK 组成，以及一个输出端Q。
工作原理如下：- 当时钟信号CLK为低电平时，D触发器处于保持状态，Q 的输出不变。
- 当时钟信号CLK的上升沿到来时，D触发器将输入信号D 的状态复制到输出端Q上。
3. JK触发器：JK触发器由两个输入端J和K以及一个时钟输入CLK组成，以及两个输出端Q和Q'。
工作原理如下：- 当时钟信号CLK为低电平时，JK触发器处于保持状态，Q 和Q'的输出不变。
- 当时钟信号CLK的上升沿到来时：- 当J=0、K=0时，触发器保持上一个状态，Q和Q'的输出不变。
- 当J=0、K=1时，Q=0，Q'=1，表示清空（复位）触发器。
- 当J=1、K=0时，Q=1，Q'=0，表示设置（置位）触发器。
- 当J=1、K=1时，触发器的输出将取反。
4. T触发器：T触发器由一个输入端T以及一个时钟输入CLK 组成，以及两个输出端Q和Q'。
工作原理如下：- 当时钟信号CLK为低电平时，T触发器处于保持状态，Q和Q'的输出不变。
- 当时钟信号CLK的上升沿到来时：- 当T=0时，触发器保持上一个状态，Q和Q'的输出不变。
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TTL触发器 CMOS触发器
5.根据是否集成，分
分立元件触发器 集成触发器
6.根据存储数据的原理不同，分
静态触发器：靠电路状态的自锁存储数据 动态触发器：通过在MOS管栅极输入电容上存储电荷来存储数据
第五章 触发器
• §5.1 概述
• §5.2 SR 锁存器
• §5.3 电平触发的触发器 • §5.4 脉冲触发的触发器 • §5.5 边沿触发的触发器 • §5.6 触发器的逻辑功能及其描述方法
S1
1R
③R=1、S=1时：根据与非门的逻辑功能不难推知，锁存器保 持原有状态不变，即原来的状态被锁存器存储起来，这体现了 锁存器具有记忆能力。
ok
？ Q
Q
1
1
&
&
S0
0R
RS 10 01 11 00
Q 0 1 不变 不用
④R=0、S=0时：Q=Q=1，不符合锁存器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定锁存器是处于1状态还是0状态。所以锁存器不 允许出现这种情况，这就是SR锁存器的约束条件。
第五章 触发器
• §5.1 概述
• §5.2 SR 锁存器 • §5.3 电平触发的触发器 • §5.4 脉冲触发的触发器 • §5.5 边沿触发的触发器 • §5.6 触发器的逻辑功能及其描述方法
§5.1 概 述
一、概念： 1.触发器：能够存储1位二值信号的基本单元电路称为～。 2.现 态：触发器接收输入信号之前的状态，用 Q或Qn 表示。(初态 3.次 态：触发器接收输入信号之后的状态，用 Q*或 Qn+1表示。
1
置1
0 0 1×
Q* 0
置0
Q*(S)RQ SRQ
SR0
约束条件
不允许
1×
SR锁存器的特性表：
简化特性表 ：
R S Q* 注 0 0 Q 保持 0 1 1 置1 1 0 0 置0 1 1 不允许 不允许
特性方程：
Q*SRQ RS0 约束条件
SR锁存器：电平直接控制着触发器输出端的状态(电路抗干扰能力低)； 具有置0、置1和保持功能。
低电平有效
信号输入端，低电平有效。
Q、Q 是两个互补的信号输出端，表示触发器的状态
(二) 工作原理
1、电路有两个稳定状态
电路无输入信号，即 S ＝ R ＝1 时，有两个稳定状态：
信号输出端，Q=0、Q=1的状态称 0状态 Q端状态表示触发器状态 8 Q=1、Q=0的状态称 1状态
2、电路接收输入信号过程 (低电平信号)
定 义 ： Q1,Q0为 “ 1” 状 态 Q0,Q1为 “ 0” 状 态
2 、 接 收 输 入 信 号 过 程 SD＝ 1, RD＝ 0时 ， Q1,Q0， 即 置 1 SD＝ 0,RD＝ 1时 ， Q0,Q1， 即 置 0
特性表： SD RD QQ*
0 000 0 011 1 001 1 011
§5.3 电平触发的触发器
一、 电平触发SR触发器（同步SR触发器） (一)与非门构成的同步SR触发器 1、电路组成及逻辑符号
R、S 是输入信号；CP是输入控制信号(时钟脉冲) 与非门G1、G2构成锁存器，与非门G3、G4是控制门
2、工作原理：
CP=0 时，控制门G3、G4被封锁，锁存器保持原来状态不变； CP=1 时，控制门被打开，输入信号被接收，且工作情况同由与非门组成的
二、触发器的两个基本特点： 1.具有两个稳定状态—0状态和1状态 2.能够接收、保存和输出信号
三、触发器的分类
1.按有无动作的统一时间节拍（时钟脉冲）分 基本触发器
时钟触发器
2.按照电路结构不同，触发方式分
电平触发器 脉冲触发器 边沿触发器
3.按照控制方式不同，逻辑功能不同，触发器可分
SR触发器 JK触发器 D触发器 T触发器 T′触发器
SR锁存器叫做直接置位、复位锁存器。
画时序图(波形图) ： 在SR锁存器电路中，已知输入电压波形，试画出输出端对应的电压波形。
第五章 触发器
• §5.1 概述 • §5.2 SR 锁存器
• §5.3 电平触发的触发器
• §5.4 脉冲触发的触发器 • §5.5 边沿触发的触发器 • §5.6 触发器的逻辑功能及其描述方法
ok
（三）逻辑功能表示方法 (用与非门组成)
特性表：反映触发器次态Q*与现态Q和输入R、S之间对应关系的表格。
SR Q
11 0 111 01 0 01 1 10 0 10 1
00 0 00 1
Q*
功能 特性方程：
0
Q* Q
SR
1
保持
Q
00 01 11 10
1
Q* 1
0× 1 0 0 1× 1 1 0
（1）接收置0信号过程
6
（2）接收置1信号过程
7
3、不允许在 R 端和 S 端同时加输入信号 9
（1）信号同时存在时，Q＝ Q ＝1，这是一种未定义的状态。 （2）信号同时撤消时状态不定.(出现竞态现象,可能是0状态,也可能是1状态)
next
Q0
1Q
&
&
SR
Q
10
0
S1
0R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都 将变成0状态，这种情况称将锁存器置0或复位。
§5.2 SR锁存器
一、用或非门组成的SR锁存器 （一）电路结构及逻辑符号
信号输入端，高电平有效。
Q、Q 是两个互补的信号输出端，表示触发器的状态
（二）工作原理
两 个 或 非 门 接 成 反 馈 ， 引 出 输 入 端 用 来 置 0， 1
1、 触 发 器 有 两 个 稳 定 状 态 ：（ 电 路 无 信 号 输 入 SD＝ 0,RD＝ 0）
R端称为置0端或复位端。
ok
Q
Q
1
0
&
&
SR
Q
10
0
01
1
S0
1R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都 将变成1状态，这种情况称将锁存器置1或置位。
S端称为置1端或置01
RS
Q
&
&
11
不变
3、SD＝RD＝1时，QQ0，未定义状态
0 100
SD和RD的“1”信号同时消失后，Q*状态不定 0 1 1 0
所以正常工作下，应遵循SDRD 0的约束条件。 RD为置0输入端或复位端 SD为置1输入端或置位端
1 1
1 1
0 1
0① 0①
二、用与非门组成的SR锁存器 （一）电路结构及逻辑符号
小圆圈表示用低电 平作输入信号或叫