数字电路--触发器原理

0 1 0 1 0 1 0 1
0 1 1 1 0 0 0① 0①
二、用与非门组成的SR锁存器 （一）电路结构及逻辑符号
小圆圈表示用低电 平作输入信号或叫 低电平有效
信号输入端，低电平有效。
Q、Q 是两个互补的信号输出端，表示触发器的状态
(二) 工作原理 1、电路有两个稳定状态
电路无输入信号，即
S ＝R ＝ 1
时，有两个稳定状态： Q端状态表示触发器状态 8
信号输出端，Q=0、Q=1的状态称 0状态 Q=1、Q=0的状态称 1状态
2、电路接收输入信号过程 (低电平信号)
（1）接收置0信号过程
（2）接收置1信号过程
6
7 9
3、不允许在 R 端和 S 端同时加输入信号
（1）信号同时存在时，Q＝ Q ＝1，这是一种未定义的状态。 （2）信号同时撤消时状态不定.(出现竞态现象,可能是0状态,也可能是1状态)
Q* Q
Q* 0
保持 置0 置1
特 性 表
0 0 1 1 1 1
Q* 1
Q* Q
翻转
主要特点
①主从JK触发器采用主从控制结构，从根本上解决了输入信号直 接控制的问题，具有CP＝1期间接收输入信号，CP下降沿到来 时触发翻转的特点。 ②输入信号J、K之间没有约束。 ③存在一次变化问题。
CP 1
0
R CP
2、输出信号过程 CP下降沿到来时(1→0)， 主触发器控制门G7、G8封锁， 在CP=1期间接收的内容被存储 起来。同时，从触发器控制门 G3、G4被打开，主触发器将其 接收的内容送入从触发器，输 出端随之改变状态。 在CP=0期间，由于主触发器 保持状态不变，因此受其控制的 从触发器的状态也即Q、Q的值当 然不可能改变。
0
G9
CP=1期间： 主触发器控制门G7、G8打开， 接收输入信号R、S，有：
* Qm S RQm RS 0
& G8
1
R 逻辑电路 CP
从触发器控制门G3、G4封锁， 其状态保持不变。
Q
Q
G1 & G3 & Qm G5 & G7 & S 主 从
& G2 & G4 Qm & G6 & G8 1 G9
(2)R、S 之间有约束
CP=1期间，R=S=1，则 Q = Q =1 (高电平)； CP=1期间，R、S同时撤消，出现竞态现象，触发器状态不定； R＝S＝1时，CP突然撤消(由1到0)，出现竞态现象，触发器状态不定。
(二)带异步置位、复位端的同步RS触发器
电路结构及逻辑符号 ：
S D 端：异步置位（置1）端
例：主从触发器图4.2.8电路中，已知CP、R、S的电压波形如图 所示,试画出Q、 Q 电压波形.设触发器初始状态为Q＝0。 CP S R
Q Q
二、主从JK触发器
Q Q
将
S JQ
R KQ
G1 & G3 & Qm G5 & G7 & J 主 从
& G2 & G4 Qm & G6 & G8 K CP 1 G9
next
Q
0
1
Q
S
R
Q 0
1
& &
0
S
1
0
R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都 将变成0状态，这种情况称将锁存器置0或复位。 R端称为置0端或复位端。
ok
Q
1
0
Q
S 1
R 0
Q 0 1
&
&
0
1
S
0
1
R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论锁存器原来处于什么状态都 将变成1状态，这种情况称将锁存器置1或置位。
注意：
1、在CP的一个变化周期中，主从RS触发器输出端的状态只可 能改变一次,并且是在CP下降沿到来时改变； 2、CP＝1期间，若R、S保持不变，则从触发器状态按特性表； 若R、S多次变化，则从触发器状态须考虑CP＝1期间主触发 器的变化。 3、CP＝0期间，无论R、S状态如何，主触发器状态不再改变， 则从触发器 状态不可能改变。
特性 方程
Q* S RQ RS 0
CP下降沿到来时有效
逻辑符号
CP是时钟脉冲端； S、R信号输入输 ； 方框内的符号“┐”表示延迟，即直到CP脉冲下 降沿到来时Q端和 输出端才会改变状态； Q
输出端Q、 Q 。
主要特点
1、主从RS触发器采用主从控制结构，从根本上解决了输入信号 直接控制的问题，具有CP＝1期间接收输入信号，CP下降沿 到来时触发器翻转的特点。 2、 R、S 之间有约束 CP=1期间，R=S=1，则 QM = Q M =1 ； R、S同时由1跳变到0，出现竞态现象，触发器状态不定； R＝S＝1时,CP下降沿到来,出现竞态现象,触发器状态不定。
触发器
• §5.3 电平触发的触发器
•
§5.4 脉冲触发的触发器
• §5.5 边沿触发的触发器 • §5.6 触发器的逻辑功能及其描述方法
§5.4 脉冲触发的触发器
一、主从SR触发器
Q Q
工作原理
G2
G1 & G3 & Qm G5 & G7 & S (a) 主 从
&
1、接收输入信号过程
CP 1
& G4 Qm & G6
3、S D＝R D＝ 1时，Q Q 0，未定义状态 S D和R D的“ 1”信号同时消失后，Q * 状态不定 所以正常工作下，应遵循S D RD 0的约束条件。 RD为置0输入端或复位端 S D为置1输入端或置位端
特性表：
S D RD Q Q *
0 0 1 1 0 0 1 1
0 0 0 0 1 1 1 1
注意： ①CP=1期间,JK保持不变,从触发器状态按特性表； ②CP=1期间,JK多次变化,主触发器状态只变化一次 (只翻转一次) 例：主从JK触发器起始状态为0 ，已知CP、J、K的波形如图 所示，试画出Q、Q 波形。
信号输入端，高电平有效。
Q、 Q 是两个互补的信号输出端，表示触发器的状态
（入端用来置0， 1 1、触发器有两个稳定状态： （电路无信号输入S D＝0, R D＝0） 定义：Q 1, Q 0为“ 1”状态 Q 0, Q 1为“0”状态
2、接收输入信号过程 S D＝1, R D＝0时，Q 1, Q 0，即置1 S D＝0, R D＝ 1时，Q 0, Q 1，即置0
Q* 1
置1
Q* 0
置0 不允许
Q* ( S ) RQ S RQ 约束条件 SR 0
SR锁存器的特性表：
简化特性表 ： R 0 0 1 1 S Q* 0 Q 1 1 0 0 1 不允许 注 保持 置1 置0 不允许
特性方程：
Q* S RQ RS 0 约束条件
S端称为置1端或置位端。
ok
Q
1 0
0 1
Q
R
S
Q
&
&
1
S
1
不变
1
1
R
③R=1、S=1时：根据与非门的逻辑功能不难推知，锁存器保 持原有状态不变，即原来的状态被锁存器存储起来，这体现了 锁存器具有记忆能力。
ok
Q
1
？
1
Q
R 1
S 0
Q 0 1 不变 不用
&
&
0
1
1
1 0
S
0
0
R
0
④R=0、S=0时：Q=Q=1，不符合锁存器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定锁存器是处于1状态还是0状态。所以锁存器不 允许出现这种情况，这就是SR锁存器的约束条件。
二、电平触发D触发器（D型锁存器）
(一)电路组成：
Q Q
(三)主要特点：
1、时钟电平控制，无约束问题
Q G2 Q
G1 & G3 & S D 1
&
CP＝0期间，触发器保持原来状态； CP＝1期间，D＝1 则Q*＝1； D＝0，则 Q* ＝0； 触发器可以置1、置0。
1D C1
& G4 R CP D 触发器的构成
ok
（三）逻辑功能表示方法 (用与非门组成)
特性表：反映触发器次态Q*与现态Q和输入R、S之间对应关系的表格。
S R Q
1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 1
Q*
0 1 1 1 0 0 1× 1
×
功能
Q* Q
保持
特性方程：
Q SR 0 1 00 × × 01 1 1 11 0 1 10 0 0
SR锁存器：电平直接控制着触发器输出端的状态(电路抗干扰能力低)； 具有置0、置1和保持功能。
SR锁存器叫做直接置位、复位锁存器。
画时序图(波形图) ： 在SR锁存器电路中，已知输入电压波形，试画出输出端对应的电压波形。
第五章
• §5.1 概述
• §5.2 SR 锁存器
触发器
•
§5.3 电平触发的触发器
2、CP＝1时跟随，下降沿到来时才锁存， 锁存的内容是CP下降沿瞬间D的值。
D (b) CP 符号
(二)工作原理：
(a)
将S=D、R=D代入同步SR触发器的特性方程，得D锁存器的特性方程：