Quartus和Nios2 中常见问题
quartus ii 常见的19个错误、28个警告
(一) Q uartus警告解析1.Found clock-sensitive change during active clock edge at time<time> on register"<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。
而时钟敏感信号是不能在时钟边沿变化的。
其后果为导致结果不正确。
措施：编辑vector source file2.Verilog HDL assignment warning at <location>: truncated with size <number> tomatch size of target (<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed byoptimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -changes to thisconnectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。
如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Found pins functioning as undefined clocks and/or memory enables原因:是你作为时钟的PIN没有约束信息。
quartus和nios2运行错误解决方案
Anyway, I found some tricks which can make your life easier if you are using Nios II IDE 9.1 on Windous II folder, go to bin->cygwin->bin folder, select the following files in the list below and then right-click and choose Properties. Under the Compatibility tab, check “Run this program in compatibility mode for:” and choose “Windows XP (Service Pack 2)”. Check “Run this program as an administrator”, as well.
8. Nios2-elf-g++.exe (under nios2eds\bin\nios2-gnutools\ H-i686-pc-cygwin\bin)
By doing the steps mentioned above, the success rate of building a project in NIOS II IDE 9.1 will be increased to above 90%
标签： win7 niossii cygwin
WIN7下，NIOSII IDE中关于cygwin编译报错的处理
I am sharing my personal experience here. I have been using Quartus II 9.1 and NIOS II IDE 9.1 on Windows 7 since they were released. Now, I am using Quartus II 9.1 SP2 and NIOS II IDE 9.1 SP2.
Quartus_II常见问题集锦
Quartus II常见问题集锦1、【问题】Pin Planner 的使用问题：在QuartusII 7.2 ，时序仿真都通过，但是，一旦使用Pin Planner设定引脚后，时序仿真就发生变化，与功能仿真结果不一致，不是理想的结果。
使用Pin Planner时要注意些什么问题呢？【解答】如果在没有设定引脚时就进行时序仿真，那么在后仿真就会不准确。
因为当设定引脚以后，需要重新进行布局布线，这和没有设定引脚是不同的，因此，布线的改变自然会影响到时序的改变。
通常的做法是：先做好所有的设定，生成网表文件和延时文件，再加上激励文件进行仿真，这个时候的仿真结果是最接近实际情况的。
通常的pin设定没有特定要求，差分信号是成对的。
所以请不要搞错。
时钟信号尽量使用专用的时钟引脚；普通I/O没有什么限制，做好时序约束就可以了。
2、【问题】怎样配置cyclone FPGA的管脚功能？【解答】FPGA芯片的引脚分为好多类，有通用IO，有时钟网络，有复位网络，这些引脚的具体功能是在布线时由用户选择的。
你可以自由的配置这些引脚的功能，但最好根据芯片的数据手册进行选择，如将时钟配置到专用时钟引脚上，将复位配置到专用复位引脚上，否则会影响最终的布线结果。
3、【问题】分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有几个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分别是什么意思，要怎么设置？【解答】首先说IO standard：这个是用于支持对应不同的电平标准。
FPGA IO 口的电压由IO bank上的VCC引入。
一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。
设置这个第一是为了和current strength 一起计算功率。
第二个是用于在IO口上加载正确的上拉/下拉电阻。
quartus ii 常见的19个错误28个警告
(一) Q uartus警告解析(二)(三) 1.Found clock-sensitive change during active clock edge at time<time> on register"<name>"(四) 原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。
而时钟敏感信号是不能在时钟边沿变化的。
其后果为导致结果不正确。
(五) 措施：编辑vector source file(六)(七) 2.Verilog HDL assignment warning at <location>: truncated with size <number> tomatch size of target (<number>(八) 原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小(九) 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数(十)(十一) 3.All reachable assignments to data_out(10) assign '0', register removed by optimization(十二) 原因:经过综合器优化后，输出端口已经不起作用了(十三)(十四) 4.Following 9 pins have nothing, GND, or VCC driving datain port -changes to this connectivity may change fitting results(十五) 原因:第9脚，空或接地或接上了电源(十六) 措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。
NIOS II常遇问题以及解决方法
NIOS II常遇问题以及解决方法前段时间接触NIOS II开发中遇到一些问题，记录下来供备忘。
首先，我使用的开发板是黑金动力的飓风四代（FPGA - EP4CE15F17C8N）操作系统是win8-32bit，提几点初学时的心得和体会：1、视频演示用的是win7-64bit，视频教程中提到了部分32位系统和64位系统的一些区别；在Quartus 11.0 sp1 / Modelsim SE 10.0c使用中，目前没有发现相关的问题，但是在论坛上查找资料时，发现有人提出使用64位系统开发NIOS II会遇到一些诡异的问题，这点在配套教程中没有描述。
关于具体事宜，我也没有遇到，也不会关注。
2、教程申明了必须使用Administrator账户。
说到这个问题，必须要提到操作系统版本的问题，以win7为例，分为家庭普通版、家庭高级版、专业版、旗舰版，不同的版本通过设置，能够拿到的最高权限是不同的，越靠后的能够得到的权限或者功能就越多，如果读者遇到一些权限问题，可考虑下是否是因为操作系统版本的问题。
另外，因为种种原因决定使用了非Administrator账户做开发，也是可以的，需要将对应的账户提升到完全的Administrator权限（不仅仅是属于Administrator组就够了），我之前在win8上非Administrator账户是使用Quartus 和Modelsim没有问题。
3、在软件安装路径问题中，视频教程中来了句“使用默认的安装地址，不然可能会出现问题”（非原话，大体意思如上），在这点上就显得极其不负责任了。
很多人C盘空间并不充裕，无法将这几套软件安装在C盘——那么就是需要更改安装路径了，而该软件的安装路径中不得有中文、空格等，只要注意这些问题，更改安装路径是没问题的。
4、使用NIOS II时，win8下一直编译不成功，最后忍痛换成win7（32位专业版），问题就可以解决。
现在回头想想，有可能是win8系统本身的问题；有可能是我本身额外安装了cygwin，和Quartus配套的cygwin工具冲突了也很有可能，当时换系统前应该先卸载掉cygwin试试的；也有可能是非Administrator账户导致的；NIOS II开发问题集锦---------------------------------------------------------------------------------------- 问题1：如何使用Nios II Software Tools for Eclipse导入已有工程？解答：File>Import>General>Exsiting Projects into Workspace各位同学可不要小看这个步骤，这个步骤将指定路径所有的Eclipse工程（当然包括Nios II工程）全部找出来。
niosII和quartusII中的一些警告和错误
SDRAM的时钟超前控制器的时钟值取读超前或写超前中的较小值。
读超前：tCO_MIN（FPGA)-tDH（SDRAM）
写超前：tCLK-tHZ（SDRAM）-tSU_MAX（FPGA）
所以，相对于控制器的时钟，SDRAM的时钟相移值为：（-读滞后+读超前）/2
SDRAM的CAS延迟。
FPGA和SDRAM芯片的不同连接，其有效的窗口时序不同，即窗口依赖于Quartus 2 的布局布线结果和引脚分配。
2.计算方法如下：
SDRAM的时钟滞后控制器的时钟值读取滞后或滞后中的较小值。
读滞后：tOH（SDRAM）-tH_MAX（FPGA）
写滞后：tCLK（FPGA）-tDS（SDRAM）
Resetting and pausing target processor: FAILED
Leaving target processor paused
There are no Nios II CPUs with debug modules available which match the values
1.首先来说明一下影响SDRAM时序的因素都有那些
FPGA和SDRAM I/O引脚的时序参数——I/O时序参数随着FPGA器件的型号和速度而变化。
在FPGA上的引脚位置——与行布线链接的I/O引脚和与列布线连接的I/O引脚有不同的时序。
在Quartus 2 编译期间使用的逻辑选项——逻辑选项，录入快速输入寄存器和快速输出寄存器，影响设计的布局布线，逻辑电路的位置和FPGA内部的寄存器影响信号到I/O的传播延时。
答2：1、检查一下，是否加了Jtag debug module；
2、加给CPU的时钟是否正常；
Quartus常见问题
Quartus常见错误1.Error (10028): Can't resolve multiple constant drivers for net ……解析：不能在两个以上always内对同一变量赋值，这个细节一般看书看资料会看到，但是编程时，就是没想到。
2.Error (10158): Verilog HDL Module Declaration error at clkseg.v(1): port"XXXX" is not declared as port解析：大意了，端口类型还没定义啊！3.Error (10110): variable "en" has mixed blocking and nonblocking ProceduralAssignments -- must be all blocking or all nonblocking assignments解析:en在程序中有时用非阻塞赋值，有时用阻塞赋值，这是禁止的。
在初学的时候，可能分得不是很清楚，所以在检查时，一定要一步步观察慢慢来。
4.Error (10161): Verilog HDL error at clkseg.v(36): object "count" is notdeclared解析：这个错误应该很明显啦，只要能读得懂。
5．Error (10170): Verilog HDL syntax error at clkseg.v(37) near text "***";expecting ";"解析：意思应该也很简单，就是检查的时候要细心点。
6.Error (10171): Verilog HDL syntax error at ir_ctrl.v(149) near end of file ;expecting an identifier, or "endmodule", or a parallel statement解析：最后上了endmodule。
Quartus和Nios2中常见问题
Quartus和Nios2中常见问题Nios2 中常见error1.编译错误FPGA-自动化(309248383) 22:21:24解决方案：2．做sdram实验遇到的，没有结果显示Using cable "USB-Blaster [USB-0]", device 1, instance 0x00 Pausing target processor: not responding.Resetting and trying again: FAILEDLeaving target processor paused3.FLASH#!/bin/sh## This file was automatically generated by the Nios II IDE Flash Programmer. ## It will be overwritten when the flash programmer options change.#cd D:/nios2/FLASH/software/FLASH/Debug# Creating .flash file for the project"$SOPC_KIT_NIOS2/bin/elf2flash" --base=0x00000000 --end=0x3fffff--reset=0x0 --input="FLASH.elf" --output="cfi_flash.flash"--boot="D:/altera/91/ip/altera/nios2_ip/altera_nios2/boot_loader_cfi.srec"# Programming flash with the project"$SOPC_KIT_NIOS2/bin/nios2-flash-programmer" --base=0x00000000"cfi_flash.flash"Using cable "USB-Blaster [USB-0]", device 1, instance 0x00 Resetting and pausing target processor: OKNo CFI table found at address 0x00000000Leaving target processor paused# Creating .flash file for the datafile"$SOPC_KIT_NIOS2/bin/bin2flash" --base=0x00000000 --location=0x0 --input="FLASH.elf" --output="FLASH.flash"# Programming flash with the datafile"$SOPC_KIT_NIOS2/bin/nios2-flash-programmer" --base=0x00000000 "FLASH.flash"Using cable "USB-Blaster [USB-0]", device 1, instance 0x00 Resetting and pausing target processor: OKNo CFI table found at address 0x00000000Leaving target processor paused别人的正常，但板子没有反应NIOSII--数据采集 290652932 16:30:36Using cable "USB-Blaster [USB-0]", device 1, instance 0x00 Processor is already pausedReading System ID at address 0x00811048: verifiedInitializing CPU cache (if present)OKDownloading 08000020 ( 0%)Downloaded 39KB in 0.6s (65.0KB/s)Verifying 08000020 ( 0%)Verified OKStarting processor at address 0x080001B44.破解问题迅测---林工Leo (619893815) 21:29:12你把破解器，放到另外一个文件夹，再按照这个方法破解，应该OK5大兵-FPGA(408273876) 10:56:13这个输出使能信号说的是三态输出的使能信号6中北小强 15:56:25高鹏-FPGA低手(328754799) 14:20:317高鹏-FPGA低手(328754799) 14:20:48求教这是怎么回事？小菜—FPGA(416582723) 14:21:38小菜—FPGA(416582723) 14:21:56把这两个文件删了就打开了9 福音使者(779271206) 10:11:00 黑金fpga7我想问一下，我用quartus ii 9.0编译时出现Error (10003): Can't open encrypted VHDL or Verilog HDL file "D:/90nios/cpu_0.v" -- current license file does not contain a valid license for encrypted file。
QUARTUSII常见错误解决方法
QUARTUSII常见错误解决方法QUARTUS II版本：9.0FPGA型号：EP2C8Q208配置芯片：EPCS4SDRAM型号: HY57V28820HCT-HFLASH型号 :TE28F320J3之前已经接触QUARTUS II比较长的时间了，也遇到过不少问题，有些比较简单解决后就忘了，现在把能记得起来列在前面几个。
后面的是自己后续遇到的问题的集锦...1.多模块或多进程驱动同一信号Error (10028): Can't resolve multiple constant drivers for net "FLASH_A[7]" at led.v(32)用Verilog描述电路时，一个信号只能在一个进程中驱动，如果在多个进程中对其驱动的话将产生如上错误。
解决方法为可以另加一个信号，通过在另一个进程中监视这个信号做出相应的动作。
2.多功能管脚的设置在用FLASH分配完管脚后编译出现如下错误：Error: Can't place multiple pins assigned to pin location Pin_108 (IOC_X34_Y2_N0)Info: Fitter preparation operations ending: elapsed time is 00:00:00Error: Can't fit design in deviceError: Quartus II Fitter was unsuccessful. 2 errors, 0 warnings Error: Quartus II Full Compilation was unsuccessful. 4 errors, 56 warnings原因是不能分配给多功能管脚PIN_108。
这是由于PIN_108是一个多功能管脚，还有一个功能是nCEO，也是默认的功能。
如果要用它当普通IO，需要提前设置一下：assignments>device>device and pin options>dual-purpose pins 里面把nCEO设置成use as regular i/o就可以了。
quartusii常见的19个错误、28个警告.doc
(一) Q uartus警告解析1.Found clock-sensitive change during active clock edge at time<time> on register"<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。
而时钟敏感信号是不能在时钟边沿变化的。
其后果为导致结果不正确。
措施：编辑vector source file2.Verilog HDL assignment warning at <location>: truncated with size <number> tomatch size of target (<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed byoptimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -changes to thisconnectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋…0‟，便会被接地，赋…1‟接电源。
如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Found pins functioning as undefined clocks and/or memory enables原因:是你作为时钟的PIN没有约束信息。
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Nios2 中常见error1.编译错误FPGA-自动化(309248383) 22:21:24解决方案：2．做sdram实验遇到的，没有结果显示Using cable "USB-Blaster [USB-0]", device 1, instance 0x00Pausing target processor: not responding.Resetting and trying again: FAILEDLeaving target processor paused3.FLASH#!/bin/sh## This file was automatically generated by the Nios II IDE Flash Programmer. ## It will be overwritten when the flash programmer options change.#cd D:/nios2/FLASH/software/FLASH/Debug# Creating .flash file for the project"$SOPC_KIT_NIOS2/bin/elf2flash" --base=0x00000000 --end=0x3fffff--reset=0x0 --input="FLASH.elf" --output="cfi_flash.flash"--boot="D:/altera/91/ip/altera/nios2_ip/altera_nios2/boot_loader_cfi.srec"# Programming flash with the project"$SOPC_KIT_NIOS2/bin/nios2-flash-programmer" --base=0x00000000"cfi_flash.flash"Using cable "USB-Blaster [USB-0]", device 1, instance 0x00Resetting and pausing target processor: OKNo CFI table found at address 0x00000000Leaving target processor paused# Creating .flash file for the datafile"$SOPC_KIT_NIOS2/bin/bin2flash" --base=0x00000000 --location=0x0 --input="FLASH.elf" --output="FLASH.flash"# Programming flash with the datafile"$SOPC_KIT_NIOS2/bin/nios2-flash-programmer" --base=0x00000000 "FLASH.flash"Using cable "USB-Blaster [USB-0]", device 1, instance 0x00 Resetting and pausing target processor: OKNo CFI table found at address 0x00000000Leaving target processor paused别人的正常，但板子没有反应NIOSII--数据采集<yuhai1206@> 290652932 16:30:36Using cable "USB-Blaster [USB-0]", device 1, instance 0x00 Processor is already pausedReading System ID at address 0x00811048: verifiedInitializing CPU cache (if present)OKDownloading 08000020 ( 0%)Downloaded 39KB in 0.6s (65.0KB/s)Verifying 08000020 ( 0%)Verified OKStarting processor at address 0x080001B44.破解问题迅测---林工Leo (619893815) 21:29:12你把破解器，放到另外一个文件夹，再按照这个方法破解，应该OK5大兵-FPGA(408273876) 10:56:13这个输出使能信号说的是三态输出的使能信号6中北小强 15:56:25高鹏-FPGA低手(328754799) 14:20:317高鹏-FPGA低手(328754799) 14:20:48求教这是怎么回事？小菜—FPGA(416582723) 14:21:38小菜—FPGA(416582723) 14:21:56把这两个文件删了就打开了9 福音使者(779271206) 10:11:00 黑金fpga7我想问一下，我用quartus ii 9.0编译时出现Error (10003): Can't open encrypted VHDL or Verilog HDL file "D:/90nios/cpu_0.v" -- current license file does not contain a valid license for encrypted file。
请问是什么原因，怎么解决？谢谢感觉是破解问题1011FPGA-XXX(282891815) 11:29:57你改过那个ini文件？小菜—FPGA(416582723) 11:30:08改过FPGA-XXX(282891815) 11:30:23是不是该错了现在都说无效了FPGA-XXX(282891815) 11:30:34备份没？小菜—FPGA(416582723) 11:30:49你使用的6.5么FPGA-XXX(282891815) 11:30:56嗯小菜—FPGA(416582723) 11:31:17吧你那个ini给我发一个解决：找别人发一个ini就行了12火-FPGA(475392441) 17:16:04请问这些警告是什么意思啊？？FPGA-XXX(282891815) 17:17:03定义一个wire类型的连线是少了那个线不好意思，搞错了，，谢谢没定义13TE-FPGA PCB(402979209) 17:18:57这个1M的电阻有啥用FPGA-XXX(282891815) 17:23:49/bbs/bbs_content_all.jsp?bbs_sn=854574这里面有解释蔡--FPGA学习(823505990) 17:19:28启振用的FPGA-XXX(282891815) 17:19:59反馈电阻TE-FPGA PCB(402979209) 17:19:57能不能去掉蔡--FPGA学习(823505990) 17:19:59没有的话，不会起振14FPGA初学+图像(383694100) 19:12:42大家好，请教，这是个什么错误啊完全按照原理图配的引脚FPGA开发(34452075) 19:18:24有些管脚是默认使用的，再分配它就会报这种错误，需要在pin设置里先设置下在QII中的Assignments----Device----Device and pin option-----(选项卡)Dual purpose pin将nCE0 的设置改为：use as regular IO软件默认保留的引脚么，你不用那个功能，把它释放就好了1. NIOS和quartus的工程路径中不能有空格和中文，不然会出现.stf文件错误的问题。
2.如果编译的时候出现time-limited字样，说明你的软件没有破解好，请按照破解说明重新破解。
有一点需要注意，网卡号中不能出现“-”符号，应该都是数字和字符。
3.Quartus和Nios软件一般情况都默认安装到C盘，不然有时候会因为某些莫名的原因出现编译错误b blaster的驱动在C:\altera\90\quartus\drivers\usb-blaster下，所以需要先安装好quartus软件，然后才能驱动usb blaster。
驱动的安装方法在usb blaster的包装中有纸质说明文档，请大家参阅后安装。
5.如果你是win7的系统，想开发nios的话，需要对系统进行设置一下，不然会出现不兼容的问题，出现了如下提示：make -s all includes3 [main] ? (3732) c:\altera\90\quartus\bin\cygwin\bin\make.exe: ***fatal error - couldn't allocate heap, Win32 error487, base 0x9E0000, top 0xB30000, reserve_size 1372160, allocsize 1376256, page_const 40962 [main] make 7588 fork: child -1 - died waiting for longjmp before initialization, retry 0, exit code0x100, errno 11make: vfork: Resource temporarily unavailable具体设置方法，请看下面链接：/kingst/archive/2010/07/10/1774731.html.如果出现上面图片的的错误提示，请按照下面链接的方法解决：/kingst/archive/2010/08/08/1795311.html7. usb blaster使用时一定要注意的一点，以免FPGA的JTA G口损坏，初学者一定要慎重：/kingst/archive/2010/03/26/1696650.html8. 黑金开发板在使用的时候，有些使用者会出现蜂鸣器总是在不停地响的情况，原因是需要将不用的IO口设置为三态输入，具体方法如下：9.有些使用者在进行NIOS开发时，会出现下面字样：V erifying 000xxxxx ( 0%)V erify failed between address 0xxxxxx and 0xxxxxxLeaving target processor paused这个问题的原因一般都是出现SDRAM的地址位置，最有可能的原因就是没有配置好SDRAM 的管脚。