FIR带通滤波器的FPGA实现
基于FPGA 的FIR 滤波器的实现
基于FPGA的FIR滤波器的实现作者：天津大学电子信息工程学院（300072）郭继昌向晖滕建辅李香萍来源：《电子技术应用》摘要：提出了一种采用现场可编程门阵列器件FPGA并利用窗函数法实现线性FIR数字滤波器硬件电路的方案，并以一个十六阶低通FIR数字滤波器电路的实现为例说明了利用Xilinx公司XC4000系列芯片的设计过程。
设计的电路通过软件程序进行了验证和硬件仿真，结果表明电路工作正确可靠，能满足设计要求。
关键词： FPGA FIR数字滤波器窗函数全加器随着微电子技术的发展，采用现场可编程门阵列FPGA进行数字信号处理得到了飞速发展。
由于FPGA具有现场可编程的特点，可以实现专用集成电路，因此越来越受到硬件电路设计工程师们的青睐。
本文研究了基于FPGA的FIR数字低通滤波器硬件电路的实现方法。
用这种方法实现的滤波器内部电路结构透明化，并减小了体积，提高了工作效率。
１用窗函数法设计线性相位FIR滤波器的方法傅立叶系数h(n)实际上就是数字滤波器的冲激响应。
获得有限冲激响应数字滤波器的一种可能方法就是把式（1）的无穷级数截取为有限项级数来近似，而众所周知的吉布斯现象使得直接截取法不甚令人满意。
窗函数法是用被称为窗函数的有限加权序列{w(n)}来修正式（2）的傅立叶系数，以求得要求的有限选用汉宁（Hnnning)窗作为窗函数，函数如式（6）所示。
２十六阶FIR低通数字滤波器硬件电路设计下面以一个十六阶FIR低通滤波器为例说明硬件电路的设计方法和过程。
2.1 设计指标和参数提取2.1.1 设计指标截止频率：37.5kHz类型：低通输入数据宽度：8位阶数：16阶输出数据宽度：16位2.1.2 参数提取采用上面介绍的低通滤波器的频率响应函数和汉宁窗函数进行设计。
计算出的符合设计指标的线性相位16阶FIR数字低通滤波器的特性参数如下：h[0]=h[15]=0.000000 h[1]=h[14]=0.001992h[2]=h[13]=0.008241 h[3]=h[12]=0.018332h[4]=h[11]=0.030784 h[5]=h[10]=0.043353h[6]=h[9]=0.053550 h=[7]=h[8]=0.0592572.2 单元电路设计FIR低通数字滤波器电路分为数据位扩展、并串转换器、移位寄存器组、前加单元、中间处理单元、后处理单元以及控制单元等部分，其构成框图如图１所示。
FIR数字高通滤波器的FPGA实现
摘要对于现代社会领域，数字信号处理（digital signal processing ，DSP）技术正在以很迅速的步伐往前发展，大家知道，数字信号处理中灵活性和实时性是最基本的要求，但在以往的模拟滤波器技术中，总是有着各种问题，让滤波效果达不到较为理想的要求。
而数字滤波器随着数字信号解决水平的发展而渐渐的被进步采用，并且因为它在设计上的灵活性等优势在滤波上被许多地方当做首选方式，已经渐渐地替代了以往的过滤器。
其中，有限长单位冲击响应（Finite Impulse Response，FIR）滤波器，因为它进行设计幅频时，具有良好的线性相位，以及稳定的系统等特性在数字信处理的项目里扮演了举足轻重角色。
这次使用现场可编程门阵列（Field－Programmable Gate Array，FPGA）和Matlab/DSP Builder来来设计一个FIR数字高通滤波器，使用窗函数法以及等波纹最佳优化法两种途径来对我们需要的滤波器进行设计。
首先确定好滤波器的相关参数和制作方案，利用DSP Builder制作工具设计一个取样频率48KHZ，截止频率10.8KHZ，输入输出数据宽度都是8位的17阶有限长单位冲击响应滤波器。
在MATLAB/Simulink中建立模型文件，调用工具库中的滤波器模块，连接成设计原理框图，设置好各参数并输入到对应的设计图位置后在Simulink中进行仿真，然后将模型文件通过Signal Compiler转化为VHDL语言和其他文件，在Quartus II中进行编译，引脚锁定下载到FPGA中，利用嵌入式逻辑分析仪SignalTap II对结果波形进行验证。
关键词：数字信号处理；现场可编程门阵列；有限长单位冲击响应；DSP BuilderAbstractIn the technical field of modern society, the digital signal processing technology has been developed rapidly. As we all know, the basic requirements of the digital signal processing are flexibility and topicality . However, the former filter technology always had many problems which made the filtering effect hard to achieve the ideal aims. With the development of digital signal processing technology, the digital filter has made great progress and been utilized. What’s more, it, as the preferred way has been used in many places because of its flexibility .So it has gradually displaced the previous filter. Among them, FIR digital filter plays a vital role because of it’s well linear phrase、stable systems and many other advantages in designing the frequency amplitudes.In this paper, I have designed a FIR digital high- pass filter by using FPGA and MATLAB/DSP Builder. With the window function method and equality ripple approach method, I first have analyzed and determined the relative parameters of the filter and design proposals. Then I made the 17-order FIR digital high-pass filter’s sampling frequency in 48KHZ、cutoff frequency in 10.8KHZ and data width in 8-bit by using DSP Bulider. By establishing model files in Matlab/Simulink, I used the filter module in the library tool and linked them into the principle chart .Later I set up and input those parameters into site to analogue simulation. I translated the Signal Compiler into the VHDL and other files and compiled in Quartus II and downloaded to FPGA. At last, I used the Signal Tap II to validate the result.KEY WORD: DSP; FPGA;FIR; DSP Builder第一章引言 (1)1.1背景意义 (1)1.2主要工作和组织结构 (3)第二章FIR数字滤波器 (4)2.1FIR数字滤波器的概念 (4)2.1.1FIR数字滤波器的结构 (5)2.1.2线性相位FIR数字滤波器的结构 (6)2.1.3FIR滤波器的特点 (7)2.2 FIR数字高通滤波器的设计方法 (9)2.2.1 窗函数法 (10)2.2.2等波纹最佳逼近法 (11)第三章FIR高通滤波器的FPGA实现 (13)3.1设计目标 (13)3.2 DSP Builder的设计流程 (13)3.3窗函数法 (15)3.4 FIR滤波器模型的建立 (17)3.4.1FIR高通滤波器原理图 (17)3.4.2 验证和测试方案 (19)3.5等波纹最佳逼近法 (20)3.6两种方法比较 (24)结束语 (25)参考文献 (26)第一章引言1.1背景意义对于当今信息领域，数字信号处理技术（Digital signal processing technology）已经变的相当迅速与成熟。
基于FPGA的FIR滤波器设计与实现
目录引言................................... 错误！未定义书签。
第一章 FPGA的设计流程 ................... 错误！未定义书签。
1.1 FPGA概述 ................................... 错误！未定义书签。
1.2 FPGA设计流程................................. 错误！未定义书签。
1.3硬件描述语言HDL(Hardware Description Language) 错误！未定义书签。
1.4 FPGA开发工具Quartus Ⅱ软件设计流程 ......... 错误！未定义书签。
第二章有限冲激响应(FIR)滤波器的原理及设计.... 错误！未定义书签。
2.1数字信号处理基础原理.......................... 错误！未定义书签。
2.2 FIR滤波器背影知识........................... 错误！未定义书签。
2.3 FIR数字滤波器原理............................ 错误！未定义书签。
2.4 利用窗函数法设计FIR滤波器................... 错误！未定义书签。
第三章 FIR 数字滤波器的FPGA实现........... 错误！未定义书签。
3.1串行FIR滤波器原理............................ 错误！未定义书签。
3.2分布式算法基础................................ 错误！未定义书签。
3.3直接型FIR滤波器的原理结构图.................. 错误！未定义书签。
3.4具有转置结构的FIR滤波器...................... 错误！未定义书签。
第四章结论与总结......................... 错误！未定义书签。
基于FPGA的FIR数字滤波器的实现
Ｇ ｒ ａ ｐ ｈ ） 算法进 一步 简化 Ｃ Ｓ Ｄ编码 ． 然后采 用 Ａ ｌ ｔ ｅ ｒ ａ 公
司的 Ｆ Ｐ Ｇ Ａ芯片来实现信号处理中的 Ｆ Ｉ Ｒ数字滤波器．
实验证 明这是 一种 Ｆ Ｉ Ｒ数 字 滤 波 器 的 较 好 的 设 计 选 择， 具 有 应 用 价值
ＨＵＡ Ｚ ｅ ， ＺＨＡＯ Ｘｉ ｎ ｇ －ｈ ａ ｎ ｇ ， Ｆ Ｕ Ｚ ｈ ａ ｏ － ｙ ａ ｎ ｇ ， Ｌ Ｕ Ｙｏ ｕ ， Ｚ ＨＡＮＧ Ｎｉ
（ １ ） 从最低有效位开始 ． 用 １ ０ …（ ） － １ 取 代 所 有 大 于 ２的 １ 序 列 。此 外 还 需 用 １ １ ０ — １ 取代 １ ０ １ １ 。 （ ２ ） 从最高有效位开始 ， 用０ １ １ 代替 １ ０ － １ 。 例如 ：
（ ９ １ ） １ ０ ＝ （ １ ０ １ １ ０ １ １ ） ２ － （ １ １ ０ 旷１ ０ － １ ） 佳ｃ ｓ Ｄ
收稿 日期 ： ２ ０１ ３ — ０ ９ —１ ０ 修稿 日期 ： ２ ０ １ ３ —１ ０ —１ ０
作 者 简介 ： 陈剑 冰 ， 男， 本科 ， 研 究 方 向 为信 号 处理
④ 现 代 计算 机 ２ ０ １ ３ ． １ ０ 中
Ａｐ ｐ ｌ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｏ ｆ Ｈｅ ｔ ｅ ｒ Ｏ ｇ ｅ ｎ ｅ Ｏｕ Ｓ Ｓｙ ｓ ｔ ｅ ｍ Ｉ ｎ ｔ ｅ ｇ ｒ ａ ｔ ｉ ｏ ｎ ｉ ｎ Ｉ ｎ ｔ ｅ ｌ ｌ ｉ ｇ ｅｎ ｔ Ｔｒ ａ ｎ ｓ ｐ ｏｒ ｔ ａ ｔ ｉ ｏ ｎ Ｉ ｎ ｔ ｅ ｇ ｒ ａ ｔ ｅ ｄ Ｉ ｎ ｆ ｏ ｒ ｍａ ｔ ｉ ｏ ｎ ＰＩ ａ ｔ ｆ Ｏｒ ｍ
★基 金 项 目： 广 东省 科 技 厅 产 学研 项 目（ Ｎｏ ＿ ２ ０ １ ２ Ｂ ０ ９ １ １ ０ ０ ３ ４ ９ ） 、 广 东省 经 信 委 项 目（ Ｎｏ ． Ｇ ＤＥ Ｉ Ｄ２ ０ １ ０ Ｉ ｓ ０ ３ ４ ） 、 广 州市 越 秀 区科 技 项 目 （ Ｎｏ ． ２ ０ １ ２ 一 Ｇ Ｘ一 ０ ０ ４ ）
FIR数字滤波器分布式算法的原理及FPGA实现
FIR数字滤波器分布式算法的原理及FPGA实现摘要：在利用FPGA实现数字信号处理方面，分布式算法发挥着关键作用，与传统的乘积-积结构相比，具有并行处理的高效性特点。
详细研究了基于FPGA、采用分布式算法实现FIR数字滤波器的原理和方法，并通过Xilinx ISE在Modelsim下进行了仿真。
关键词：分布式算法 DALUT FPGA FIR数字滤波器正在迅速地代替传统的由R、L、C元件和运算放大器组成的模块滤波器并且日益成为DSP的一种主要处理环节。
FPGA 也在逐渐取代ASIC和PDSP，用作前端数字信号处理的运算（如：FIR滤波、CORDIC算法或FFT）。
乘累加运算是实现大多数DSP 算法的重要途径，而分布式算法则能够大大提高乘累加运算的效能。
1 传统的乘累加结构FIR数字滤波器基本理论FIR滤波器被称为有限长脉冲响应滤波器，与IIR数字滤波器相对应，它的单位脉冲响应h(n)只有有限个数据点。
输入信号经过线性时不变系系统输出的过程是一个输入信号与单位脉冲响应进行线性卷积的过程，即：式中，x(n)是输入信号，y(n)是卷积输出，h(n)是系统的单位脉冲响应。
可以看出，每次采样y(n)需要进行L次乘法和L-1次加法操作实现乘累加之和，其中L是滤波器单位脉冲响应h(n)的长度。
可以发现，当L很大时，每计算一个点，则需要很长的延迟时间。
2 乘累加运算的位宽分配DSP算法最主要的就是进行乘累加运算。
假设采样信号的位宽用N来表示，则N位与N位的乘累结果需要2N位的寄存器来保存；如果两个操作数都是有符号数，则乘积只有2N-1个有效位，因为产生了两个符号位。
为了使累加器的结果不产生溢出，需要对累加器进行冗余设计，也就是说要在累加器2N的位宽上多设计出K位，累加器的长度M 计算方式如下（L为滤波器的长度）：对于无符号数：M=2N+K=2N+log2 L对于有符号数：M=2N=K=2N+log2 L-13 乘累加运算的分布式算法原理分析得益于Xilinx FPGA查找表结构的潜能，分布式算法在滤波器设计方面显示出了很高的效率，自20世纪90年代初以来越来越受到人们的重要。
毕业设计(论文)fir数字滤波器的fpga实现
毕业设计（论文）题目： FIR滤波器的FPGA实现专业：班级：姓名：学号：指导教师：日期： 2011-5-28目录第1章绪论 (1)1.1背景和选题依据 (1)1.2国内外研究现状和发展动态 (2)1.3论文研究的目的和主要内容 (2)第2章 FIR的原理及技术 (3)2.1FIR滤波器的特点 (3)2.2FIR滤波器的基础 (3)滤波器的基本结构 4滤波器的设计 5第3章EDA技术和可编程逻辑器件 (6)3.1电子设计自动化EDA技术 (6)编程逻辑器件简介 (8)进行开发的优点 (8)设计的开发流程93.3硬件描述语言VHDL及数字系统设计方法 (10)语言VHDL简介 (10)语言VHDL设计数字系统 (10)第4章基于FPGA的FIR滤波器硬件实现 (11)4.1器件介绍和系统开发环境 (11)Ⅱ系列结构和特点 (11)开发工具简介 (14)4.2并行FIR数字滤波器简介 (15)并行结构的改进 (15)块的划分 (16)4.3串行FIR数字滤波器的硬件实现 (17)设计思想与实现 (17)块具体功能的设计实现 (17)滤波器串行方式实现的系统分析 (23)滤波器的扩展应用 (24)结 (24)第5章总结与展望 (24)参考文献 (25)英文翻译 (26)FIR数字滤波器的FPGA实现【摘要】:随着科技的发展，电子电路的设计正逐渐摆脱传统的设计模式，而采用FPGA来设计电子电路正成为设计的趋势。
这是因为采用FPGA设计电子电路不仅开发时间短，资金投入相对少，且可将电路板级产品集成为芯片级产品。
纵观可编程逻辑器件的发展史，FPGA在结构原理、集成规模、下载方式、逻辑设计手段等方面的每一次进步都为现代电子设计技术的革命与发展提供了不可或缺的强大动力。
在数字处理中，滤波占有重要的地位。
数字滤波在语音和图像处理、HDTV、模式识别、谱分析等应用中经常用到。
有一限长冲激响应(FIR)滤波器，由于FIR系统只有一零点、系统稳定，便于实现FFT算法、运算速度快、线性相位的特性和设计更为灵活等突出优点而在工程实际中获得广泛应用。
FIR滤波器的FPGA实现方法
FIR滤波器的FPGA实现方法在数字信号处理系统中，有限脉冲响应(finite impulse response，FIR)数字滤波器是一个非常重要的基本单元。
近年来，由于FPGA 具有高速度、高集成度和高可靠性的特点而得到快速发展。
随着现代数字通信系统对于高精度、高处理速度的需求，越来越多的研究转向采用FPGA 来实现FIR 滤波器。
而对于FIR 滤波器要充分考虑其资源与运行速度的合理优化，各种不同的FIR 滤波结构各具优缺点，在了解各种结构优缺点后才能更好地选择合适结构来实现FIR滤波。
1 FIR 数字滤波器FIR 数字滤波器由有限个采样值组成，设计中在满足幅值特性时，还能保证精确、严格的相位特性，因此在信号处理等领域得到广泛的应用。
对于FIR 滤波器，其输出y(n)表示为如下形式：式中：N 为滤波器的阶数(或抽头数)；x(i)表示第i 时刻的输入样本；h(i)为FIR 滤波器的第i级抽头系数。
由于FIR 滤波器的冲击响应为一个有限序列，其系统函数可表示为：FIR 滤波器的基本结构如图1 所示。
FIR 滤波器只在原点处存在极点，所以这使得FIR 滤波器具有全局稳定性。
同时FIR 滤波器满足线性相位条件，其冲击响应序列为实数且满足奇对称或偶对称条件，即：2 实现方法运用FPGA 来实现FIR 数字滤波器的结构多种多样，但是主要有以下几类：串行结构、并行结构、转置型结构、基于FFT 算法结构、分布式结构。
其他类型的FIR 滤波器结构都可以由以上几种结构衍生而来。
2．1 串行结构由表达式(1)可知，FIR 滤波器实质是做一个乘累加运算，其滤波器的阶数决定了一次乘累加的次数，其串行结构如图2 所示。
串行结构的FIR 滤波器结构简单，硬件资源占用少，只需要复用1 个乘法器和1 个加法器，所以成本较低。
但是，这种结构的FIR 滤波器要经过多个时。
FIR滤波器的FPGA设计与实现
FIR滤波器的FPGA设计与实现摘要滤波器，就是对电路网络中某一特定频率的频点或这个除了这个频点以外的频率进行有效滤除，从而得到一个特定频率的电信号，当然也可以用以消除某一个特定频率后的电信号的这样一种器件。
而所谓的FIR滤波器，其中FIR为Finite Impulse Response 的缩写，即指有限脉冲响应滤波器（以下简称为FIR滤波器）。
FIR滤波器由于本身可以设计成任意的幅频特性的滤波器，且同时能够保证精确、严格的相位线性，这就保证了它能够拥有一个稳定的系统。
因此，FIR滤波器已经成为数字系统与数字信号处理中，以及在通信系统等领域最重要的一种滤波器。
关键词：滤波器、有限脉冲响应、可编程门列阵。
SummaryFilter, the frequency of the circuit is a network of a specific frequency or frequency other than the frequency effectively filtered out to obtain a specific frequency of the power signal or a power signal to eliminate the specific frequency after . The so-called FIR filter, wherein the FIR Finite Impulse Response Abbreviation - finite impulse response filter (hereinafter simply referred to as an FIR filter). FIR filter can be designed arbitrarily because of theiramplitude-frequency characteristics of the filter, and simultaneously to ensure accurate and strict linear phase, which ensures that it has a stable system. Therefore, FIR filter has become a digital system with digital signal processing, as well as in the field of communication systems, etc. The most important kind of filter.Key words：Filter, Finite Impulse Response,Field-Programmable Gate Array引言线性时不变系统（Linear Time-Invariant System, L.T.I）是信号与系统处理以及信号系统处理中中最常见的系统。
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图4 ModelSim 仿真图 ( 模拟显示格式)
嵌入式技术
石兴华等 : FIR 带通滤波器的 FP GA 实现 验证了该滤波器达到预期设计要求 。
6 结 语
图 4 定性表述了 6 个信号波形 。clock 为时钟周 期 ,第二个信号是全局复位 。重点观察第三 、 六个信号 , 分别是输入信号 ( 加了数/ 模转换的) 的模拟显示和经滤 波后输出信号的模拟显示 。这和 Simulink 中仿真结果 是一致的 。第四个信号是滤波后 ( 加数/ 模转换 ) 的信 号 ,第五个是最后一个 4 阶滤波子系统的输出 。同样可 设置 Model Sim 对应的数字显示 ,每个时钟周期对应的 数值即为每个时钟周期对正弦信号的一个采样点计算 一次的值 。
h ( 15) 由滤波器设计工具 FDA Tool s 生成 ,系数与滤波
需要对生成的 V HDL 代码进行功能仿真即 R TL 级仿 真 。如图 4 的波形 。
器关联 ,建立出完整的滤波系统模型 [ 2 ] 。
2 Simul ink 的模型仿真
在 Simulink 环境下设计仿真时间等参数 , 运行仿 真得到滤波输出的幅频相应图和时域图如图 2 , 图 3 所示 。 图 2 中纵横坐标分别代表了幅值和频率值显示 ,
FIR 数字滤波器的设计方法主要有窗函数法和等波纹
图2 滤波器的幅频曲线图
一致逼近法等 ,比较最佳效果选定 Equiripple 等波纹法 实验 。输 入 信 号 采 用 DSPBuilder 库 中 的 增 加/ 减 少 ( Increment Decrement ) 模块和 L U T 模块 , 分别构成 一个线性递增的地址发生器和正弦查找表模块 。这样 组建 一 组 正 弦 信 号 , 考 虑 组 建 通 带 内 频 率 f 1 =
衰减倍数) 和 M Hz ( 横坐标每格单位相比 k Hz 被放大 104 便于观察) 。纵横轴每格量为 5 dB 和 50 M Hz 。从 该频谱图中可看出 ,滤波后通带内幅频曲线相对平缓 , 带外衰减较大 ,由滤波前的连续幅频变成了选择通过的 单一幅频曲线 ,起到了过滤带外频谱的作用 。
可见在这个子系统中共需要 4 个延时器 ,4 个乘法 单元和一个 4 输入的加法器 ,并可以根据实际需要选择 调用子系统构成多阶滤波器[ 2 ] 。
Quart us Ⅱ 软件中可以使用的硬件描述语言 , 最终实现
限长的 ,其系统函数可记为 : H ( z ) = 本的 FIR 滤波器可表示为 :
L- 1
k=0
∑h ( n) z
- k
, 最基
硬件系统的设计[ 1 ] 。FIR 滤波器是 DSPBuilder 应用中
收稿日期 :2009201216 基金 项 目: 云 南 省 社 会 发 展 应 用 基 金 面 资 助 项 目
(2007 F028M)
y ( n) =
i=0
∑x ( n -
i) h ( i)
( 1)
式中 : x ( n) 是输入采样序列 ; h ( n) 是滤波器系数 ; L 是 滤波器阶数 ; y ( n) 表示滤波器 输出 序列 , 为 x ( n) 和 h ( n) 的卷积 。FIR 滤波器基本结构如图 1 所示 。
28
《现代电子技术》 2009 年第 18 期总第 305 期
计算机应用技术
Magnit ude ,Frequency 单位分别是 dB ( 幅值单位也称
图 1 FIR 滤波器基本结构
对于一个 4 阶滤波器子系统其输出可表示为 :
y ( n) = h ( 0) x ( n) + h ( 1) x ( n - 1 ) + h ( 2) x ( n - 2) + h ( 3) x ( n - 3) ( 2)
嵌入式技术
石兴华等 : FIR 带通滤波器的 FP GA 实现
FIR 带通滤波器的 FPGA 实现
石兴华 ,吴光敏
( 昆明理工大学 理学院 云南 昆明 650093)
摘 要 : 为设计一个项目可用的 FIR 数字带通滤波器 ,采用 Matlab/ Simulink 软件中 DSPBulider 强大的算法模块设计工 具 ,结合 Altera 公司的 FP GA 开发板实现 FIR 数字带通滤波器的系统集成 、 R TL 级仿真 、 综合编译 、 下载等设计流程 ,并对 正弦信号进行滤波 ,结果下载到开发板上用示波器观测 ,达到了预期的滤波效果和目的 。基于 DSPBuilder 完成系统建模 ,省 去了复杂的 V HDL 编程 ,还可针对具体模块进行参数设置从而适应不同的滤波需求 。该方法实现简单 、 可靠 ,还可类推实现 其他复杂的嵌入式系统设计 。 关键词 : FIR ( 有限冲击相应) ; 数字带通滤波器 ; FP GA ;DSPBulider 中图分类号 : TN713 + . 7 文献标识码 :A 文章编号 :10042373X(2009) 182028203
24. 414 k Hz与带外频率 f 2 = 48. 828 k Hz 叠加 。之所
图3 滤波前后的时域波形
以选这两个频率主要根据 L U T 中的信号的步进制即 π) 中对信号采样点来决定的 。 在一个周期 ( 0～2
1. 2. 2 带通滤波器的模型设计
根据 FIR 滤波器原理和 4 阶子系统的输出公式 , 在 Matlab 的 Simulink 环境下 ,调用 AlteraDSP Builder 库中的 4 个 Delay 延迟模块 、 4 个 Pro duct 乘法模块 、
Design and Implementation of Bandpass Filter
S H I Xinghua ,WU Guangmin
( Faculty of Science , Kunming University of Science and Technology , Kunming ,650093 ,China)
N- 1
信号处理算法 ( DSP) 系统表示成为一个高度抽象的模 块 , 在不降低硬件性能的前提下 , 自动将系统映射为 一个基于 FP GA 的硬件设计方案 。即支持设计者在
Matlab 中完成算法设计 , 在 Simulink 软件中完成系统
Байду номын сангаас
集 成 , 然 后 通 过 SignalCo mpiler ( 模 块 名 ) 生 成 在
4 在 Quartus Ⅱ 中实现时序仿真 Model Sim 中也仅实现 R TL 级仿真 , 并不能精确
这里介绍在 Altera DSPBuilder 环境下基于模型化 设计 FIR 数字带通滤波器的方法 , 通过模块化的方法 实现了向 V HDL 硬件描述语言代码的自动转换 、 R TL 级功能仿真 、 综合编译适配和布局布线 、 时序实时仿真 直至对目标器件的编程配置和硬件实现 。验证了滤波 器满足预期设计要求 。创新点在于便捷地设计模块或 修改基本 参数 , 完 成其 他 DSP 系统 设计 。综上 采用 DSP Builder 作 FP GA 设计 ,可以更快速 、 可靠 、 有效地 实现系统功能 。 体现了 FP GA 技术的便捷和发展 。
参 考 文 献
[ 1 ] 任爱峰 , 初秀琴 , 常存 , 等 . 基于 FP GA 的嵌入式系统设计 [ M ]. 西安 : 西安电子科技大学出版社 ,2004. [ 2 ] 潘松 ,黄继业 ,曾毓 . So PC 技术使用教程 [ M ] . 北京 : 清华大
5 个9 位的 Inp ut 输入端口 、 1 个 20 位的 Outp ut 输出端
该图坐标轴的纵横轴分别代表了幅度值和时间轴 。 单位分别为十进制数和 s 。图 3 ( a ) 是两正弦信号经平 行加法器合成的波形图 3 ( b) 滤波后的波形 。可见高频 信号衰减很大起到了过滤带外时间离散信号的作用 。 综上该带通滤波器在频域和时域都实现了相应的滤波 功能 ,至此完成了模型仿真 。
3 在 ModelSim 中实现 RTL 级仿真 Simulink 中仅实现了算法级的仿真 , 而 Model Sim
口和一个 4 输入的加法器 , 使 9 位的输入序列 x ( n) 和
FIR 滤波器的系数 h ( 0) , h ( 1) , h ( 2) , h ( 3 ) 作为输入 , 完
成 4 阶滤波器子系统 。 调用 4 个这样的子系统级联起来 构成 16 阶的滤波器 。 其中 , 滤波器系数 h ( 0) , h ( 1) , …,
1. 2 滤波的总体要求及实现 1. 2. 1 设计要求和滤波参数选取
该带通滤波器的技术指标为 16 阶 FIR 数字带通 滤波器 ,对模拟信号的采样频率 f s 为 102. 4 k Hz ,通带 频率为 24 ～ 44 k Hz , 上限截止频率 24 k Hz , 下限截止 频率 44 k Hz ,输入/ 输出序列位宽分别是 9 位 、 19 位 [ 3 ] 。 滤波器 系数 由滤 波器 设计 工具 FDA Tools 生成 。因
Abstract : In order to design an available FIR digital bandpass filter ,applying powerf ul algorit hm module design tool of Matlab/ Simulink/ DSPBulider. Making use of FP GA Develop ment Board of Altera to acco mplish design flow of FIR digital fil2 ter ,such as system integratio n ,simulation of R TL ,synt hesis and compilatio n etc. Then ,sinwaves are used to filter and result s downloaded to t he develop ment board using o scillo scope o bservation. Result s p rove to be effective and expected. Not o nly using DSPBuilder to appco mlish system modeling and eliminate complex V HDL p rogramming ,but also amending parameters of mod2 el so as to be adapted to different demands of filter. This met hod is easy and reliable in implementing ,can also achieve ot her co mplex embedded system design. Keywords : FIR ;digtal bandpass filter ; FP GA ;DSPBulider