FPGA课程设计报告
fpga在线课程设计
fpga 在线课程设计一、教学目标本课程旨在通过FPGA（现场可编程门阵列）在线课程设计，让学生掌握FPGA的基本概念、原理及其在数字电路设计中的应用。
通过本课程的学习，学生将能够：1.知识目标：理解FPGA的工作原理、结构及编程方法；掌握FPGA在数字信号处理、通信、嵌入式系统等领域的应用。
2.技能目标：学会使用FPGA设计工具进行电路图绘制和编程；具备分析、解决实际工程问题的能力。
3.情感态度价值观目标：培养学生对电子技术的兴趣，提高创新意识和团队合作能力，使其意识到FPGA技术在现代社会中的重要性。
二、教学内容本课程的教学内容主要包括以下几个部分：1.FPGA基本概念：介绍FPGA的定义、发展历程、特点及应用领域。
2.FPGA结构和工作原理：讲解FPGA的内部结构、工作原理及其与外部电路的接口。
3.FPGA编程方法：介绍FPGA的编程语言、开发工具及编程过程。
4.FPGA应用案例分析：分析FPGA在数字信号处理、通信、嵌入式系统等领域的具体应用。
5.实践环节：安排学生进行FPGA设计实践，巩固所学知识，提高实际操作能力。
三、教学方法为了提高教学效果，本课程将采用以下教学方法：1.讲授法：讲解FPGA的基本概念、原理及其应用，使学生掌握相关理论知识。
2.案例分析法：通过分析实际案例，让学生了解FPGA在各个领域的应用，提高学生的实践能力。
3.实验法：安排实践环节，让学生亲自动手进行FPGA设计，培养学生的动手能力和创新意识。
4.讨论法：学生进行小组讨论，分享学习心得，提高团队合作能力。
四、教学资源为了支持本课程的教学，我们将准备以下教学资源：1.教材：选用权威、实用的FPGA教材，为学生提供系统的理论知识。
2.参考书：提供相关的FPGA技术参考书籍，丰富学生的知识体系。
3.多媒体资料：制作精美的PPT、教学视频等多媒体资料，提高学生的学习兴趣。
4.实验设备：准备FPGA开发板、编程器等实验设备，为学生提供实践操作的机会。
FPGA设计的报告课程设计
FPGA课程设计实验报告实验一：设计一个可控的100进制可逆计数器一、实验要求用DE2-115开发板下载。
（1）计数器的时钟输入信号周期为200ns。
（2）以十进制形式显示。
（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用clr plus minus 功能0 ××复位为01 1 0 递增计数1 0 1 递减计数1 1 1 暂停计数二、关键词可控制、可逆、100进制、复位、暂停、递增、递减三、内容摘要module updown_count(qout,reset,clk,plus,minus);output[7:0] qout;/*定义一个8位的输出，其目的是低四位和高四位分别表示计数器的个位和十位。
*/input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零reg[7:0] qout;//qout的数据类型为寄存器型always @(posedge clk)//当clk上升沿到来时执行一遍下列程序beginif(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过elsebegincase({minus,plus})//case语句模块，包含加，减和暂停四个模块2'b10:if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一beginqout[3:0]<=9;//给个位赋值if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值elseqout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一endelseqout[3:0]<=qout[3:0]-1;//个位减一/*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01:if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一beginqout[3:0]<=0;//若上面个位为9判断成立，则给个位赋值if(qout[7:4]==9) qout[7:4]<=0;//判断十位是否为9，若为9，则赋0elseqout[7:4]<=qout[7:4]+1;//若十位不为9，十位加一endelseqout[3:0]<=qout[3:0]+1;//个位加一/*这一部分是加计数模块，首先判断个位是否为9，若不为9，个位加1；否侧，再判断十位是否为9，若为9，十位赋0，否侧十位加1。
fpga技术课程设计
fpga技术课程设计一、教学目标本课程的教学目标分为三个维度：知识目标、技能目标和情感态度价值观目标。
1.知识目标：通过本课程的学习，学生将掌握FPGA技术的基本概念、原理和应用，了解FPGA技术的发展趋势及其在电子工程领域的广泛应用。
2.技能目标：学生将能够熟练使用FPGA开发工具，如ISE、Vivado等，掌握FPGA编程语言，如VHDL、Verilog等，并具备一定的FPGA硬件设计和验证能力。
3.情感态度价值观目标：培养学生对FPGA技术的兴趣和热情，使其认识到了解和掌握FPGA技术对于个人职业发展的重要性，树立正确的科学态度和创新精神。
二、教学内容教学内容将根据课程目标进行选择和，确保内容的科学性和系统性。
教学大纲如下：1.FPGA技术概述：介绍FPGA的基本概念、工作原理和分类，以及FPGA技术的发展历程和趋势。
2.FPGA硬件描述语言：讲解VHDL和Verilog两种主流的FPGA硬件描述语言，包括基本语法、语句结构和常用库函数。
3.FPGA设计与验证：介绍FPGA设计的基本流程，包括设计输入、综合、布局布线和仿真验证等环节。
4.FPGA应用案例：分析典型的FPGA应用案例，如数字信号处理、网络通信、嵌入式系统等，使学生了解FPGA技术在实际工程中的应用。
5.FPGA开发工具：介绍FPGA常用的开发工具，如ISE、Vivado等，以及这些工具的使用方法和技巧。
三、教学方法为了激发学生的学习兴趣和主动性，本课程将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法等。
1.讲授法：教师通过讲解、演示和举例等方式，向学生传授FPGA技术的基本概念、原理和应用。
2.讨论法：学生针对FPGA技术的相关话题进行讨论，培养学生的思考能力和团队协作精神。
3.案例分析法：分析典型的FPGA应用案例，使学生了解FPGA技术在实际工程中的应用，提高学生的实践能力。
4.实验法：安排学生进行FPGA实验，让学生亲自动手操作，巩固所学知识，提高实际操作能力。
基于fpga的简单课程设计
基于fpga的简单课程设计一、课程目标知识目标：1. 学生能理解FPGA的基本概念，掌握FPGA的基本结构和原理；2. 学生能描述数字电路的基本组成，了解数字电路在FPGA中的应用；3. 学生能掌握Verilog HDL语言的基本语法和编程方法，并运用其设计简单的数字电路。
技能目标：1. 学生能运用FPGA设计软件进行电路设计和仿真；2. 学生能通过Verilog HDL编程实现基本的数字电路功能；3. 学生能对设计的FPGA电路进行调试和优化，提高电路性能。
情感态度价值观目标：1. 培养学生积极主动探索新知识、新技术，增强其对电子工程领域的兴趣；2. 培养学生具备团队协作精神，学会与他人共同解决问题，提高沟通与表达能力；3. 培养学生具备工程素养，关注工程伦理，认识到科技发展对社会的重要意义。
课程性质：本课程为实践性课程，注重培养学生的动手能力和创新能力。
学生特点：学生具备一定的电子技术基础，对FPGA技术有一定了解，具备基本的计算机操作能力。
教学要求：教师需结合学生特点和课程性质，采用任务驱动、案例教学等方法，引导学生主动参与课堂实践，提高学生的实际操作能力。
同时，注重培养学生的自主学习能力和团队合作精神，提高学生的综合素质。
通过课程目标的分解与实施，使学生在知识、技能和情感态度价值观方面取得具体的学习成果。
二、教学内容1. 数字电路基础- 数字逻辑基础：逻辑门、逻辑函数、逻辑代数；- 组合逻辑电路：编码器、译码器、多路选择器、算术逻辑单元；- 时序逻辑电路：触发器、计数器、寄存器。
2. FPGA基本原理- FPGA结构：逻辑单元、查找表、寄存器、布线资源；- FPGA编程原理：配置、重配置、上电配置；- FPGA设计流程：设计输入、综合、布局布线、仿真、下载。
3. Verilog HDL编程- 基本语法：模块、端口、信号、数据类型；- 语句结构：顺序语句、并行语句；- 基本数字电路设计：组合逻辑电路、时序逻辑电路、状态机。
FPGA课程设计报告
FPG课程设计—256个8位计数器技术规范一、实现功能：用一个8×256的单口RAM完成256个8位计数器，计数器的初值分别为0－255，时钟频率为10MHz，计数器计数频率为5/256MHz。
具体功能描述如下：1、分频模块：时钟频率为10MHz，要实现计数器计数频率为5/256MHz，将其时钟频率进行2分频送入。
每来一个时钟，计数器计一个数。
第一个时钟来时，第一个计数器计1，此时，此计数器中的值变为1，其余的计数器中的值不变，以此类推，直到第256个时钟来时，第256个计数器计1，计数器中的值255变为0，以此类推，完成256个8位计数器，得到计数器计数频率即为5/256MHz。
2、8x256的单口RAM模块：定义一块内存为8x256的单口RAM，只有一条地址线，读写共用一个地址单元，当使能信号we=1时，写有效，可以将数据写入RAM，当使能信号we=0，读有效，可以将RAM中的值输出。
3、写模块：当时能信号we=1时，写有效，当clk的上升沿到来时，可以将数据写入寄存器，在时钟的上升沿和reset的下降沿时，如果reset=0，则地址addr=0，计数器a=0；否则，如果使能信号we=1，地址addr递加，当addr大于255时，addr=0，计数器a=a+1，将addr+a送入数据输入data_in.。
二、系统I/O管脚的描述：三、拟选用的FPGA类型：ep1cq240c8n总体设计方案一、整体设计方案我构想了如下两个总体设计方案：第一个总体设计方案：将10MHz的时钟clk_in通过分频器进行2分频送入系统clk，触发条件是clk的上升沿，这就可以实现计数器计数频率为5/256MHz。
由于是单口RAM，所以只有一条地址线，要么只能写入数据，要么只能读出数据。
因此，我先将所有的寄存器清零，将0—255这256个计数器初值分别送入256个寄存器，此时采用一个加法计数器完成。
然后每来一个时钟clk，计数器中的值计1，同时地址加1，即第一个寄存器的0变成1，地址加到第二个寄存器，以此类推，完成256个8位计数器的计数，并且将计数器的值读出。
fpga课程设计总结
fpga课程设计总结一、教学目标本课程的教学目标是使学生掌握FPGA的基本原理、设计和应用。
具体来说，知识目标包括：了解FPGA的基本结构和工作原理；掌握FPGA的编程语言和设计方法；熟悉FPGA在数字信号处理、嵌入式系统等方面的应用。
技能目标包括：能够使用FPGA设计简单的数字系统；能够使用FPGA进行嵌入式系统设计；能够进行FPGA的编程和调试。
情感态度价值观目标包括：培养学生的创新意识和团队合作精神；使学生认识到FPGA技术在现代科技中的重要地位和应用价值。
二、教学内容根据课程目标，教学内容主要包括FPGA的基本原理、设计和应用。
具体包括以下几个方面：1. FPGA的基本结构和工作原理；2. FPGA的编程语言和设计方法；3. FPGA在数字信号处理、嵌入式系统等方面的应用；4. FPGA的设计工具和实验方法。
三、教学方法为了达到课程目标，我们将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法等。
通过这些方法，我们将引导学生从不同角度理解和掌握FPGA技术和应用。
具体来说：1. 讲授法：通过讲解FPGA的基本原理、设计和应用，使学生掌握相关知识；2. 讨论法：通过分组讨论和课堂讨论，引导学生深入思考和理解FPGA技术；3. 案例分析法：通过分析实际案例，使学生了解FPGA在实际应用中的优势和局限；4. 实验法：通过FPGA实验，使学生掌握FPGA的设计和编程方法，提高实际操作能力。
四、教学资源为了支持教学内容和教学方法的实施，我们将选择和准备以下教学资源：1. 教材：选用权威、实用的教材，为学生提供系统、全面的学习材料；2. 参考书：推荐一些与FPGA相关的参考书，拓展学生的知识视野；3. 多媒体资料：制作课件、视频等多媒体资料，提高课堂教学效果；4. 实验设备：准备FPGA实验设备，为学生提供实践操作的机会。
五、教学评估本课程的评估方式包括平时表现、作业和考试等。
平时表现主要评估学生的课堂参与、提问和讨论等情况，占总评的20%。
FPGA课程设计实验报告
1.标题多功能数字钟电路的分层次设计2. 内容摘要设计一个具有时、分、秒计时的电子钟电路，按24小时制计时。
①准确计时，以数字形式显示时、分、秒的时间；②具有分、时校正功能，校正输入脉冲频率为1Hz；③具有仿广播电台整点报时的功能，即每逢59分51秒、53秒、55秒、57秒时发出4声500Hz低音，在59分59秒发出一声1KHz高音，它们的持续时间均为1秒，最后一声高音结束时刻恰为正点时刻；④具有定时闹钟功能，且最长闹铃时间为1分钟。
3. 总体方案或工作原理示意框图（或流程图）①模24计数器的Verilog HDL设计（counter24.v）小时计数器的计数规律为00—01—…—22—23—00…，即在设计时要求小时计数器的个位和十位均按BCD码计数。
②模60计数器的Verilog HDL设计（counter60.v）分和秒计数器的计数规律为00—01—…—58—59—00… ，可见个位计数器从0~9计数，是一个10进制计数器；十位计数器从0~5计数，是一个六进制计数器。
可以先分别设计一个十进制计数器模块（counter10.v）和一个六进制计数器模块（counter6.v），然后将这两个模块组合起来，构成六十进制计数器。
4. 顶层逻辑电路图组成及原理简单叙述仿真波形如下：分析结论：经仿真波形分析①走时正常；②能〝校时〞〝校分〞；③整点报时；④时段控制到位。
功能完全符合设计要求，可以下载。
5. 对应各模块功能仿真波形（数据分析）分析及结论1、小时计时模块：仿真波形：当小时的高四位为0、1时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当小时的高四位为2，同时低四位为3时，小时的高低四位都清零。
实现从00到23的循环计数。
2、分钟计时模块：仿真波形：当分钟的高四位为0、1、2、3、4时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当分钟的高四位为5时，同时低四位为9时，分钟的高低四位都清零，实现从00到59的循环计数。
fpga课程设计报告
第一部分 EDA技术的仿真1、奇偶校验位产生器1.1奇偶校验位的技术要求奇偶校验是通信中常用的一种数据校验方式，试设计一个奇偶校验位产生器，根据输入字节（8位）产生相应的奇偶校验位（1的个数为奇数时输出低电平，即奇校验位为1）和偶校验位（1的个数为偶数时输出高电平，即偶校验位为1）1.2奇偶校验位的原理通过计算数据中“1”的个数是奇数还是偶数来判断数据的正确性。
在被校验的数据后加一位校验位或校验字符用作校验码实现校验。
其生成方法是：奇校验：确保整个被传输的数据中“1”的个数是奇数个，即载荷数据中“1”的个数是奇数个时校验位填“0”，否则填“1”；偶校验：确保整个被传输的数据中“1”的个数是偶数个，即载荷数据中“1”的个数是奇数个时校验位填“1”，否则填“0”。
1.3奇偶校验位的功能及其仿真波形奇偶校验位的功能具体见下表所示：输入8位的二进制序列奇校验位even偶校验位odd1 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 1 0 0 1其具体实现程序如下所示：module parity(data,odd,even);input [0:7]data;output odd,even;assign odd=^data;assign even=~odd;endmodule根据程序我们得到如下的仿真波形：图1 奇偶校验位仿真波形中国计量学院信息工程学院课程设计报告P.22、十六位数据选择器2.1数据选择器的原理在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。
在数据选择器中，我们设定一个控制输入端ENA ，当ENA=1时，电路不能工作，输出Y=0；而当ENA=0时，电路才处于工作状态。
由于我们设计的是16选1数据选择器，因而其有4个数据控制端，即S0，S1，S2，S3，根据这4个控制端的状态有选择性的输出。
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2014年FPGA课程设计课程设计报告课程名称：FPGA课程设计实验名称：直接数字合成器设计姓名：李思彧学号： 20114690 班级：电子科11-1 班指导教师：倪伟合肥工业大学电子科学与应用物理学院制一、实验原理直接数字式频率合成器（DDS）是将先进的数字处理理论与方法引入频率合成的一项新技术，DDS把一系列数字量形式的信号通过数/模转换器转换成模拟量形式的信号。
DDS的具体工作过程是由N位相位累加器、N位加法器和N位累加寄存器组成。
每来一个时钟脉冲，N位加法器将频率控制字K与N 位累加寄存器输出的累加相位数据相加，并把相加后的结果送至累加寄存器的输入端。
累加寄存器一方面将上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，使加法器在下一时钟的作用下继续与频率控制字K相加;另一方面将这个值作为取样地址送入幅度/相位转换电路，幅度/相位转换电路根据这个地址输出相应的波形数据。
最后经D/A转换器和LPF将波形数据转换成所需要的模拟波形。
图1.直接数字式频率合成的基本框图1 DDS的设计原理DDS的原理图如图1所示。
DDS实现频率合成主要是通过查表的方式进行的。
正弦查询表是一个只读存储器(ROM)，以相位为地址，存有1个或多个按0°～360°相位划分幅值的正弦波幅度信息。
相位累加器对频率控制字进行累加运算，若需要还可以加入相位控制字，得到的结果作为正弦波查询表的地址。
正弦查询表的输出为数字化正弦幅度值，通过D／A转换器转化为近似正弦波的阶梯波，再通过低通滤波器滤除高频成分和噪声最终得到一个纯正度很高的正弦波。
1.1 建模正弦波y=sin(2πx)，若以f量化的量化频率对其幅度值进行量化，一个周期可以得到M=f量化个幅度值。
将这些幅度值按顺序存入到ROM。
相位累加器在参考时钟的驱动下，每来1个脉冲，输出就会增加1个步长相位增量X，输出数据作为地址送入ROM中，读出对应的幅度值形成相应的波形。
1.2 参数设定DDS输出信号频率：其中，X为频率累加器设定值；N为相位累加器位数；fc为参考时钟频率。
例如，假定基准时钟为200 MHz，累加器的位数为32，频率控制字X 为：0x08000000H，即为227，则：再设定频率控制字X为0x80000000H，即为231，则：可见，理论上通过设定DDS相位累加器位数N、频率控制字X和基准fc的值，就可以得到任一频率的输出。
频率分辨率为：fres=fc／2N，由参考时钟和累加器的位数决定，当参考时钟的频率越高，相位累加器的位数越高，所得到的频率分辨率就越高。
1.3 方案的选择在利用FPGA制作DDS时，相位累加器是决定DDS性能的一个关键部分。
一方面可以利用进位链来实现快速、高效的电路结构，同时长的进位链会减少其他逻辑的布线资源，限制整个系统速度的提高；另一方面可以利用流水线技术提高工作频率，但系统频率转换速度会相对降低。
在选择累加器实现方案时需要综合考虑。
正弦波查询表ROM也是制作的重点。
在FPGA中ROM表的尺寸随着地址位数或数据位数的增加呈指数递增，如何在满足性能的前提下节省资源开销。
一方面通过相位累加器的输出截断方式，例如从32位的相位累加器结果中提取高16位作为ROM的查询地址，由此而产生的误差会对频谱纯度有影响，但是对波形的精度的影响是可以忽略的；另一方面可以根据信号周期对称性来压缩ROM的尺寸，这时系统硬件设计复杂度会有所增加。
因此，需要选取合适的参数和ROM 压缩技术，在满足系统性能的前提下使得系统尽量优化。
二、实验步骤2.Verilog HDL实现DDS模块2.1累加器模块累加器模块实现将相位控制字以及频率控制字累加，并生成地址输出，利用该地址可以对ROM寻址。
累加器模块的verilog程序如下：module acc(clk,clr,dataa,datab,addr);input[11:0] dataa,datab;input clk,clr;output[11:0] addr;wire[11:0] addr;//reg[15:0] daraa_reg,datab_reg;reg[11:0] A,addr_reg;always@(posedge clk or posedge clr)beginif(clr)beginaddr_reg=16'h0000;A=16'h0000;endelsebeginA=A+dataa;addr_reg=datab+A;endendassign addr=addr_reg;endmodule2.2ROM的生成制作DDS的过程中，我们需要正弦函数上各个点的具体数值，以便我们输出正弦波形，这些正弦波的数值需要存入一个只读寄存器（ROM）中。
在ise中可以通过添加ip核来生成ROM。
制作完成后可以在工程中看到生成的ROM如图2：图2.由于ROM数据较多我们需要利用matlab来完成COE文件的生成，生成COE的程序如下：t=0:2*pi/2^12:2*piy=0.5*sin(t)+0.5;r=ceil(y*(2^8-1)); %将小数转换为整数，ceil是向上取整。
fid = fopen('sin.coe','w'); %写到sin.coe文件，用来初始化sin_romfprintf(fid,'MEMORY_INITIALIZATION_RADIX=10;\n');fprintf(fid,'MEMORY_INITIALIZATION_VECTOR=\n');for i = 1:1:2^12fprintf(fid,'%d',r(i));if i==2^12fprintf(fid,';');elsefprintf(fid,',');endif i%15==0fprintf(fid,'\n');endendfclose(fid);2.3顶层模块设计：顶层模块完成累加器的调用，以及ROM的调用，输出我们所需要的数据顶层模块的程序如下：module topmodel(clk,clr,ena,dataa,datab,dds_data);input clk,clr,ena;input[11:0] dataa,datab;output[15:0] dds_data;//reg[15:0] result_reg;wire[11:0] result_wire;//reg[12:0] addr_reg;//wire[12:0] addr_wire;acc accu(.clk(clk),.clr(clr),.dataa(dataa),.datab(datab),.addr(result_wire));sinrom wave(.clka(clk), // input clka.ena(ena), // input ena.addra(result_wire), // input [12 : 0] addra.douta(dds_data) // output [15 : 0] douta);endmodule2.4测试文件的编写以及仿真在完成程序的编写之后，需要添加测试文件以及激励信号，实现在电脑上仿真。
测试程序如下：module testtop;// Inputsreg clk;reg clr;reg ena;reg [11:0] dataa;reg [11:0] datab;// Outputswire [15:0] dds_data;// Instantiate the Unit Under Test (UUT)topmodel uut (.clk(clk),.clr(clr),.ena(ena),.dataa(dataa),.datab(datab),.dds_data(dds_data));initial begin// Initialize Inputsclk = 0;clr = 1;ena = 0;dataa = 0;datab = 0;// Wait 100 ns for global reset to finish#6 clr=0;#5 dataa=12'h0003;#1 datab=12'h0003;#10 ena=1;//#2 ena=0;// Add stimulus hereendalways #5 clk=~clk;always@(posedge clk)begin$display("%d",dds_data);endendmodule2.5程序下载实现硬件仿真实现程序的下载首先需要先设置cdc图3.cdc设置图4.cdc关联引脚完成cdc设置之后需要进行ucf引脚约束文件的编写：ucf文件内容如下：NET "clk" LOC =AH15;NET "ena" LOC =AC24;NET "clr" LOC =AC25;NET "dataa[0]" LOC=AE26;NET "dataa[1]" LOC=AE27;NET "dataa[2]" LOC=AF26;NET "dataa[3]" LOC=AF25;NET "dataa[4]" LOC=AG27;NET "dataa[5]" LOC=U25;之后便可以下载仿真三、实验结果及分析3.1仿真波形在电脑上的仿真波形如图：图5.仿真波形将输出数据打印出来并用excel生成曲线图：图5.打印出的数据图6.EXCEL画出的正弦波通过EXCEL画出的曲线图我们可以清楚看到我们的输出数据完美的画出了正弦波，其中系列1为1.5625Mhz，系列2为12.5Mhz，这证明了我们输出是正确的，所以程序也是正确的。
3.2下载到实验板的仿真波形：通过CDC软件我们可以看到硬件仿真的结果，结果符合我们预期图7.cdc仿真结果四、体会在完成这次课程设计的过程中，我们不仅增长了自己的知识，同时也锻炼了自己的能力。
首先，这次课程设计让我们了解到了一种通过数字电路控制生成特定频率波形的方式，这是我们在日常的学习中没有接触过的。
DDS即直接数字合成器，我们向DDS中输入频率控制字，相位控制字，便可以在DDS的输出端得到一系列的数字，通过AD转换以及低通滤波便可以得到完美的正弦波信号。
另外，我们学习到了ise的使用，以及下载程序的方法。
其次，这次课程设计锻炼了我们解决问题的能力，我们拿到的题目只有要求而没有具体的实现方法，所以从方案的设计到程序的设计，直至最后结果的呈现完全依靠自己的摸索，在摸索中，我们初步了解了科研工作的基本工作步骤，例如如何查找文献，设计科研方案，解决在科研过程中出现的种种问题。